DE3214150C2

DE3214150C2 - Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung

Info

Publication number: DE3214150C2
Application number: DE3214150A
Authority: DE
Inventors: Masami Tokio/Tokyo Kato; Noriaki Yokosuka Kanagawa Yoshikai
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-04-20
Filing date: 1982-04-17
Publication date: 1985-12-12
Also published as: US4502143A; GB2098432A; GB2098432B; DE3214150A1; CA1186763A; FR2504327B1; NL185969B; NL185969C; FR2504327A1; NL8201608A

Abstract

Es wird eine Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Bitfolge für eine digitale Übertragung angegeben, bei der zur Vereinfachung der Wiedergabe eines Taktsignals zur Wiederherstellung empfangener Daten und Konstanthaltung eines mittleren Signalpegels ein einziges Bit (x) nach einer vorbestimmten Anzahl (m) von Eingangsbits eingefügt, wobei dieses Einfügungsbit das Komplement des k-ten vorausgehenden Bits is und k die Bedingung 1 ≦ k ≦ m erfüllt. Vorzugsweise ist k = 1. Diese Anordnung kann für eine digitale Übertragung mit mehr als 100 Megabits pro Sekunde, insbesondere bei einer optischen Übertragung, verwendet werden.

Description

QAC₁ ν QAC₂ V QAC₂

erfüllt, so daß das Komplement des Bits aus der kten vorausgehenden Bitstelle nach jeder /η-ten Bitstelle des Eingangssignals eingefügt wird, um das Ausgangssignal an dem Ausgangsanschluß zu bilden, vorgesehen ist (F i g. 14).

4. Anordnung nach Anspruch 1, dadurch gckcnnzeichnet,

daß dem ersten Eingangsanschluß (101) ein Eingangssignal zuführbar ist, das alle m Bits ein Pseudozeichen aufweist, wobei m eine ganze Zahl ist,
daß ein zweiter Eingangsanschluß (102) vorgesehen ist, dem ein Taktsignal mit der gleichen Bitfolgcfrcquenz wie der des Eingangssignals zuführbar ist,
daß ein Serien-Parallel-Umsetzer (103) zum Umsetzen eines Seriensignals am ersten Eingangsanschluß in ein paralleles Signal vorgesehen ist,

daß ein Komplementgenerator (104) mit einer EXCLUSIV-ODER-Schaltung zur Bildung einer EX-CLUSIV-ODER-Verknüpfung des /η-ten Ausgangssignals des Serien-Parallel-Umsetzers mit dem k-lcn Ausgangssignal des Serien-Parallel-Umsctzcrs vorgesehen ist, wobei m und k ganze Zahlen sind und die Bedingung 1 £ k S m— 1 erfüllen,
daß eine logische Schaltung (104ϋ, 104c. \04d) /um Durchschalten des /η-ten Ausgangssignals des Scrien-Parallel-Umsetzers in Abhängigkeit vom Ausgangssignal Qex der EXCLUSI V-ODER-Schallung vorgesehen ist und

daß ein Parallel-Serien-Umsetzcr (106) vorgesehen ist, dem das erste bis /n-te Ausgangssignal des Serien-Parallel-Umsetzers und das Ausgangssignal der logischen Schaltung zuführbar ist, um diese Eingangssignale als das Ausgangssignal am Ausgangsanschluß in Serienform umzusetzen (F i g. 16).

5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß Ar gleich 1 ist.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß/n kleiner als 12 ist.

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragunseinrichtung, mit einem Eingangsanschluß, dem die Bitfolge als Eingangssignal zugeführt wird, und mit einem Ausgangsanschluß, an dem ein codiertes Au.sgangssignal abnehmbar ist.

Das bevorzugte Anwendungsgebiet sind optische Übertragungseinrichtungen mit Glasfaserleitungen.

Bei einer digitalen Datenübertragung sind längere Folgen aus gleichen Ziffern oder Bits (aufeinanderfolgende Impulse oder Impulspausen) unerwünscht, weil 1) s bei langen Folgen aus gleichen Bits die Taktsteuerung zur Erzeugung eines Zeichens nicht genau eingehalten werden kann und 2) die Signalamplitude in Abhängigkeit von der zu übertragenden Information schwankt Bei einer längeren Folge aus gleichen Bits werden daher die Oberuagungsqualität verschlechtert und Übertragungsfehler verursacht

Man hat daher bei einer digitalen Übertragungseinrichtung bereits zwei Codeumsetzschaltungen (Codierer und Decodierer) verwendet um zu viele aufeinanderfolgende gleiche Bits zu verhindern.

Fig. 1 stellt ein Blockschaltbild einer typischen digitalen Übertragungseinrichtung dar, in dem 210 ein Daicneingangsanschluß, 110 ein Bitfrequenzwandler, 120 ein Bildsynchronisiersignalzusetzer, 130 ein Scrambler (Verwürfler), 140 ein Codeumsetzer oder eine Schaltung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits einer Bitfolge, 150 eine Übertragungsleitung, 160 ein Code-Rückumsetzer zum Decodieren des Signals, das durch den Codeumsetzer 140 umgesetzt worden ist, 170 eine Bildsynchronisierschaltung, 180 ein Descrambler, der das durch den Scrambler 130 verwürfelte Signal reproduziert 190 ein Bitfrequenzwandler /ur Rückumwandlung der durch den Wandler 110 bewirkten Frequenzwandlung und 200 ein Ausgangsan-Schluß, an dem das digitale Ausgangssignal abnehmbar ist, ist

Der Scrambler 130 und der Descrambler 180 bewirken eine Codesymmetrierung, bei der die Wahrscheinlichkeiten von »1« und »0« über längere Zeit gleich sind. Der Scrambler und Descrambler sind in »IEEE Transactions on communications«, August 1974, Seiten 1174 bis 1122 beschrieben.

Der Scrambler und/oder Descrambler macht es jedoch lediglich möglich, daß die Anzahl gleicher aufcinanderfolgender Bits oder Ziffern kleiner als ein vorbestimmter Wert ist Die Länge einer Bitfolge aus gleichen Bits am Ausgang des Scrambler hängt daher von den Eingangsdaten ab, und der Scrambler kann nicht sicherstellen, daß die maximale Länge der Bitfolge aus gleichen Bits kleiner als der gewünschte Wert ist Daher wird der Codeumsetzer 140 zwischengeschaltet, um sicherzustellen, daß die Länge der Bitfolge aus gleichen Bits einen vorbestimmten Wert nicht überschreitet, und um ein BSI-Signal (BSI = Bit Sequence Independence = bitfolgeunabhängig) zu bilden.

Ein bekannter Codeumsetzer 140 ist als Blockumsetzer ausgebildet, in dem ein Block aus einer Anzahl von m Bits in einen Block aus einer Anzahl von π Bits umgesetzt wird. So wird bei einer 3B4B-Codeumsetzung ein Block aus 3 Bits in einen Block aus 4 Bits umgesetzt, wobei nach einem typischen Urnsetzalgorithmus der Wert des vierten Bits so gewählt wird, daß die Anzahl der 1-Bits in jedem Block (aus 4 Bits) bei den Eingangszeichen von 001 bis 110 gleich 2 ist, das Eingangszeichen »000« in 0100 oder »1011« und das Eingangszeichen »111« in »0010« oder »1101« umcodiert wird. Danach besteht folgende Zuordnung /wischen den dreistelligen Eingangszeichen und den vierstelligen Ausgangszeichen:

Eingang

Ausgang

000
001
010
011
100
101
110
111

0100 oder 1011

0011

0101

0110

1001

1010

1100

0010 oder 1101

Dieser m Bn B-Code hat jedoch den Nachteil, daß die Anzahl der Übertragungsfehler durch die Codierung und Decodierung erhöht wird. Wenn z. B. das Eingangszeichen »001« nach obiger Tabelle in das Ausgangszeichen »0011« umgesetzt und über die Übertragungsleitung übertragen und hierbei das Zeichen »0011« in »0010« aufgrund eines Übertragungsfehlers, z. B. durch Rauschen, verfälscht wird (das vierte Bit ist falsch), dann wird empfangsseitig das Zeichen »O010« nach obiger Tabelle als »111« decodiert Das heißt das ursprüngliche Zeichen »001« wird als »111« wiedergegeben. Wie man sieht kann hierbei ein einziger Übertragungsfehler die Verfälschung zweier Bits auf der Empfangsseite bewirken, d h. daß bei der Übertragung die Anzahl der Fehler durch das Umcodieren erhöht wird. Eine derartige Erhöhung der Fehlerwahrscheinlichkeit ist natürlich nicht erwünscht

Ein anderes Blockumsetzverfahren ist das CMI-Verfahren (CMI = Coded Mark Inversion = codierte Bitumkehrung), das in der US-PS 41 89 621 beschrieben ist. Wenn bei dem CMI-Verfahren das Eingangszeichen »1« ist ist das Ausgangszeichen »11« oder »00«, das abwechselnd auftritt und wenn das Eingangszeichen »0« ist ist das Ausgangszeichen »10«. Bei dem CMI-Verfahren ist die Länge der aus gleichen Bits bestehenden Bitfolge (aufeinanderfolgende Einsen oder Nullen) gleich drei.

Das CMI-Verfahren hat jedoch den Nachteil, daß die Impulsfolgefrequenz oder Übertragungsgeschwindigkeit des codierten Signals doppelt so hoch wie die des Eingangssignals ist weil durch jedes Eingangsbit zwei Ausgangsbits erzeugt werden.

Andere Blockumsetzverfahren sind das DMI-Verfahren (DMI = Differential Mode Inversion) und das Dipulse-Verfahren. Bei dem DMI-Verfahren wird durch jede eingangsseitige »1« eine Betriebsart-Umschaltung bewirkt wobei in der ersten Betriebsart (mode) eine eingangsseitige »1« in »11« und eine eingangsseitige »0« in »01«, dagegen in der zweiten Betriebsart eine eingangsseitige »1« in »00« und eine eingangsseitige »0« in »10« umgesetzt wird. Bei dem Dipulse-Verfahren wird jede eingangsseitige »1« in »10« und jede eingangsseitige »0« in »01« umgesetzt. Sowohl das DMI- als auch das Dipulse-Verfahren hat jedoch den Nachteil, daß die Ausgangs- oder Übertragungsfrequenz sehr viel höher als die des Eingangssignals ist, da bei jedem eingangsseitigen Bit die Anzahl der Impulse durch die Umsetzung erhöht wird. Da bei diesen Verfahren die Übertragungsgeschwindigkeit wesentlich höher als die Bitfolgefrequenz des Eingangssignals liegt, ist für die meisten Anwendungsfälle eine Übertragungsgeschwindigkeit der digitalen Übertragungseinrichtung erforderlich, die höher als 100 Megabits pro Sekunde liegt.

Ein anderes bekanntes Codeumsetzverfahren ist das

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Biteinfügungsverfahren, ζ. B. das m Bl P — (m Bits und Vorzugsweise ist k gleich 1 und m kleiner als 12.

ein Paritätsbit) und das PMSI-Verfahren (PMSI = Pe- Die Erfindung wird nachstehend anhand der Zeich-

riodic Mark Space Insertion = periodische Impuls-Pau- nungen näher beschrieben. Es zeigt

sen-Einfügung). Fig. 1 ein Blockschaltbild einer Übertragungsein-

Bei dem m Bl P-Verfahren wird nach jedem m-ten Bit 5 richtung, die eine Schaltungsanordnung zum Begrenzen

des Eingangssignals (siehe Fig.2) ein Ungeradzahlig- der Anzahl gleicher aufeinanderfolgender Bits in einer

keits-Paritätsbit ?(o) eingefügt Hierbei beträgt die An- Bitfolge aufweist,

zahl gleicher aufeinanderfolgender Bits maximal 2m, Fig.2 die Signalfolge in einer bekannte Schaltungsund diese Länge von 2m ist für eine Hochgeschwindig- anordnung der gattungsgemäßen Art,
keits-Datenübertragung nicht kurz genug. io Fig. 3 die Signalfolge in einer anderen bekannten

Bei einem anderen bekannten Verfahren, dem PMSl- Schaltungsanordnung der gattungsgemäßen Art,

Verfahren, werden abwechselnd nach jedem m-ten Bit F i g. 4 die Signalfolge in einer erfindungsgemäßen

des Eingangssignals periodisch eine »1« und eine »0« Schaltungsanordnung,

eingefügt (siehe F i g. 3). Bei diesem Verfahren ist die F i g. 5 ein Blockschaltbild eines Ausführungsbeispiels maximale Anzahl aufeinanderfolgender gleicher Bits 15 einer erfindungsgemäßen Schaltungsanordnung zur

gleich 2m + 1, was für eine Hochgeschwindigkeits-Da- Ausbildung der Signalfolge nach F i g, 4,

tenübertragung ebenfalls nicht kurz genug ist. Ferner Fig.4 ein Blockschaltbild eines Synchronisierers in

wird bei diesem Verfahren ein Linienspektrum im Si- einem Empfänger zum Decodieren des codierten Si-

gnalspektrum erzeugt, weil periodisch eine »1« und eine gnals,

»0« eingefügt werden, und dieses Linienspektrum be- 20 Fig.7 eine Signalfolge zur Erläuterung der Wirwirkt ein Zittern oder eine Synchronisationsstörung, so kungsweise der Schaltung nach F i g. 6,
daß sich der Störabstand verringert Fig. 8 Kurven zur Veranschaulichung der Wirkung

Die bekannten Schaltungsanordnungen zum Begren- der Erfindung,

zen der Anzahl gleicher aufeinanderfolgender Bits in Fig.9 ein Blockschaltbild eines zweiten Ausfüheiner Bitfolge sind daher für moderne digitale Hochge- 25 rungsbeispiels des Codierers einer erfindungsgemäßen

schwindigkeits-Datenübertragungseinrichtungen mit Schaltungsanordnung,

Übertragungsgeschwindigkeiten von mehr als 100 Me- F i g. 10 Signalfolgen während des Betriebs der Scha I-

gabit pro Sekunde und einer maximalen Anzahl von tung nach F i g. 9,

weniger als 12 gleichen aufeinanderfolgenden Bits un- Fig. UA ein Blockschaltbild des Frequenzteilers in geignet. 30 der Schaltung nach F i g. 9,

An eine Schaltungsanordnung zum Begrenzen der F i g. 11B eine Zeittabelle zur Erläuterung des BeAnzahl gleicher aufeinanderfolgender Bits in einer Bit- triebs der Schaltung nach F i g. 11A,
folge werden wenigstens folgende Anforderungen ge- F i g. 12 Kurven zur Erläuterung der Wirkung der Erstellt: findung,

35 F i g. 13 eine Kurve zur Erläuterung der Wirkung der

1) Die maximale Anzahl gleicher aufeinanderfolgen- Erfindung,

der Bits muß gering, vorzugsweise kleiner als 12, Fig. 14 ein Blockschaltbild eines dritten Ausfüh-

sein. rungsbeispiels eines erfindungsgemäßen Codierers,

2) Die Ausgangs- oder Übertragungsfrequenz darf Fig. 15 Signalfolgen zur Erläuterung der Wirkungsnicht wesentlich höher als die des Eingangssignals 40 weise der Schaltung nach Fig. 14,

sein. Fig. 16 ein Blockschaltbild eines vierten Ausfüh-

3) Die Bitumsetzgeschwindigkeit muß mehr als 100 rungsbeispiels des erfindungsgemäßen Codierers,
Megabits pro Sekunde betragen. Trotz hoher Bit- Fig. 17 Signalfolgen zur Erläuterung der Wirkungsumsetzgeschwindigkeit muß die Umsetzschaltung weise der Schaltung nach F i g. 16 und

einfach sein. 45 Fig. 18 ein Blockschaltbild des Frequenzteilers nach

4) Die Fehlerwahrscheinlichkeit auf der Übertra- F i g. 17.

gungsstrecke darf durch die Codierung und Deco- F i g. 4 dient der Erläuterung des der Erfindung zu-

dierung nicht erhöht werden. grundeliegenden Prinzips. Danach ist nach jedem /n-ten

Eingangsbit, wobei m eine ganze Zahl ist, eine Bitstellc

Der Erfindung liegt daher die Aufgabe zugrunde, eine 50 vorgesehen, in der ein zusätzliches Bit eingefügt wird Schaltungsanordnung der gattungsgemäßen Art anzu- (siehe F i g. 4(a)), d. h. an dieser Stelle wird ein Impuls (x) geben, bei der 1) die maximale Anzahl gleicher aufein- eingefügt., wie es in F i g. Alb) dargestellt ist Dieser Einanderfolgender Bits hinreichend klein sein kann, 2) die fügungsimpuls (x) wird in der Weise ausgebildet, daß Übertragungsbitfrequenz eines Signals nicht so stark seine Polarität das Komplement (die Umkehrung) des erhöht wird, 3) der Codierschaltungsaufbau einfach ist 55 dem Einfügungsimpuls (x) unmittelbar vorausgehenden und 4) die Übertragungsfehlerwahrscheinlichkeit durch Bits bzw. die Umkehrung der Polarität des dieses Bit die Decodierung nicht erhöht wird. darstellenden Impulses darstellt Wie Fig.4(c) zeigt, Gemäß der Erfindung ist dieser Aufgabe gelöst durch stellt der Einfügungsimpuls (x) eine »1« dar, wenn das eine Einrichtung zum Umwandeln der Übertragungsbit- diesem Einfügungsimpuls vorausgehende Bit eine »0« folgefrequenz eines Eingangssignals in das 60 ist (siehe x\, X2 und x*) in F i g. 4(c)), dagegen stellt der (m + l)/m-fache der des Eingangssignals, wobei meine Einfügungsimpuls fo>eine»0« dar, wenn das unmittelbar ganze Zahl ist, und eine Einrichtung zum Einfügen eines vorausgehende Bit eine »1«ist (siehe X₃ in F i g. 4(c)).
Bits in die Bitfolge nach jedem m-ten Bit in Form eines Bei dem Ausführungsbeispiel nach F i g. 4 ist die ma-Komplements (einer Umkehrung) des Jt-ten Bits vor ximale Anzahl gleicher aufeinanderfolgenden Bits dem zusätzlich eingefügten Bit, wobei k eine ganze Zahl 65 m + 1, was dann der Fall ist, wenn das Einfügungsbit (x) ist und die Bedingung 1 < k < m erfüllt und die durch und die folgenden m Bits gleich sind Das Verhältnis, in das zusätzliche Bit ergänzte Bitfolge das Ausgangssi- dem die Bitfolgefrequenz bei dem Ausführungsbeispiel gnal bildet nach Fig.4 gegenüber der Eingangsfrequenz zunimmt,

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beträgt nur (m + \)/m, da m Eingangsbits in eine An- Fig.6 stellt ein Blockschaltbild eine Synchronisazahl von m + 1 Ausgangsbits umgesetzt werden. Fer- tionsschaltung zum Decodieren des durch den Codierer ner wird bei dem Ausführungsbeispiel nach F i g. 4 kein nach F i g. 5 codierten Signals dar. In F i g. 6 ist mit 12 Linienspektrum erzeugt, weil der Einfügungsimpuls (x) eine Verzögerungsschaltung, die eine Verzögerung um nicht bei »0« oder »1« festliegt. Bei dem Ausführungs- 5 ein Bitintervall bewirkt, mit 13 ein als EXCLUSlV-bcispiel nach F i g. 4 wird ferner auch die Übertragungs- ODER-Schaltung ausgebildeter Addierer, mit 14 eine fehlerwahrscheinlichkeit bei der Codierung und Deco- Synchronisationsschaltung, mit EINGANG ein Eindierung nicht erhöht. gangsanschluß und mit AUSGANG ein Ausgangsan-

F i g. 5 stellt ein Blockschaltbild einer Schaltung zur Schluß bezeichnet

Durchführung der Codeumsetzung nach F i g. 4 dar. In 10 F i g. 7 veranschaulicht die Wirkungsweise der Schal-F i g. 5 ist mit EINGANG ein erster Eingangsanschluß, tung nach F i g. 6, wobei F i g. 7(a) die Impulsfolge an der dem ein Eingangssignal zugeführt wird, mit TAKT ein Stelle (A) der Fig.6, Fig. 7(b) die Impulsfolge an der /weiter Eingangsanschluß, dem ein Taktsignal züge- Stelle (B) der Fig.6 und Fig.7(c) die Impulsfolge an führt wird, das die gleiche Folgefrequenz wie das Ein- der Stelle (C) der F i g. 6 zeigt. Da das Bit (x) das Komgangssignal aufweist, mit AUSGANG ein Ausgangsan- 15 plement des diesem Bit unmittelbar vorangehenden Bits Schluß, an dem ein codiertes digitales Ausgangssignal darstellt, erzeugt die EXCLUSIV-ODER-Schaltung 13, b/w. codierte Ausgangsdaten abnehmbar sind, mit 1 und der die Eingangsdaten unmittelbar und das Ausgangssi-2 Ringzähler und mit 3 ein Speicher bezeichnet. Die gnal der Verzögerungsschaltung 12 zugeführt werden. Teile 1,2 und 3, die durch eine gestrichelte Linie umran- das Ausgangssignal »1« mit einer Periode, die gleich der det sind, bilden einen Bitfolgefrequenzwandler. Mit 4 ist 20 des eingefügten Bits foHst, wie es in F i g. 7(c) dargestellt ein Phasenvergleicher, mit 5 ein Inverter (auch NICHT- ist. Die Impulsfolge nach Fig. 7(c) stellt die Lage des Glied oder Umkehrstufe genannt), mit 6 eine Impulsein- eingefügten Impulses dar, was die Synchronisation eines fügungssteuerschaltung, mit 7 ein Oszillator, dessen Fre- Empfangssignals zwecks Decodierung erleichtert,
qucnz das (m + \)lm -fache der Frequenz des Taktsi- Bei diesem Ausführungsbeispiel wird zwar das Komgnals ist, mit 8 ein Frequenzteiler, der alle m + 1 Impul- 25 plement des der Einfügungsstelle oder dem Einfügungsse des Oszillators 7 einen Ausgangsimpuls erzeugt, mit 9 bit unmittelbar vorausgehenden Bits als Einfügungsbit und 10 UND-Schaltungen und mit 11 eine ODER-Schal- (x) benutzt, doch kann es sich bei dem Einfügungsbit (x) tung bezeichnet. auch um das Komplement des k -ten Bits vor dem Einfü-

Die dem Eingangsanschluß EINGANG zugeführten gungsbit handeln (wobei k eine ganze Zahl und größer Eingangsdaten werden durch die Taktimpulse am Ein- 30 als 1, jedoch gleich oder kleiner als m ist). Wenn hierbei gangsanschluß TAKT in dem Speicher 3 zwischenge- das Einfügungsbit (x)das Komplement des zweiten dem speichert. Die Adressen des Speichers 3, unter denen die Einfügungsbit vorausgehenden Bits ist, ist die Anzahl Eingangsdaten gespeichert werden, werden durch den aufeinanderfolgender gleicher Bits maximal gleich ersten Ringzähler 1 bestimmt. Der Oszillator 7 erzeugt m + 2. Wenn das Einfügungsbit dagegen das Kompleein Signal mit einer Frequenz, die das (m + \)lm fache 35 ment des drittletzten Bits vor dem Einfügungsbit ist, der Taktfrequenz am Anschluß TAKT ist, und führt die- beträgt die Anzahl aufeinanderfolgender gleicher Bits ses Signal dem zweiten Ringzähler 2 zu, um die Adresse maximal m + 3, und wenn das Einfügungsbit das Komdcs Speichers 3 beim Auslesen zu bestimmen. Die im plement des viertletzten Bits vor dem Einfügungsbit ist. Speicher 3 gespeicherten Daten werden daher in Über- beträgt die Anzahl gleicher aufeinanderfolgender Bits cinstimmung mit der Frequenz des Oszillators 7 ausge- 40 maximal m + 4. Da die Länge einer Impulsfolge aus lesen, um die Bitfolgefrequenzumwandlung zu bewir- gleichen Bits möglichst kurz sein soll, wird bevorzugt, ken. Der Phasenvergleicher 4 vergleicht die Phasenlage als Einfügungsbit (x) das Komplement des unmittelbar der Taktimpulse mit der Phasenlage der Impulse des vorausgehenden Bits zu wählen.
Oszillators 7 und erzeugt alle m + 1 Impulse des Oszil- F i g. 8 stellt errechnete Kurven des Zusammenhangs latorausgangssignals ein IN-PHASE-Ausgangssignal. 45 zwischen dem Bitfrequenz-Zunahmeverhältnis (auf der Andererseits erzeugt der Frequenzteiler 8 bei m + 1 horizontalen Achse) und der maximalen Anzahl gleicher Oszillatorimpulsen den Ausgangsimpuls. Die Impulsein- aufeinanderfolgender Bits (auf der vertikalen Achse) fügungssteuerschaltung 6 erzeugt einen Ausgangsim- dar. Die maximale Anzahl gleicher aufeinanderfolgenpuls, wenn der Phasenvergleicher 4 und der Frequenz- der Bits sollte jedoch bei jedem Bitfrequenz-Zunahmeteiler 8 beide einen Ausgangsimpuls erzeugen. Der Aus- 50 verhältnis möglichst klein sein. Die Kurve (1) gilt für die gangsimpuls der Impulseinfügungssteuerschaltung6 be- bekannte Anordnung nach F i g. 2, die Kurve (2) für die stimmt die Bitsteüe, an der ein Einfügungsimpuls einge- bekannte Anordnung nach F i g. 3 und die Kurve (3) für fügt wird. Der Ringzähler 1 bestimmt das m -te Bit im die erfindungsgemäße Anordnung nach den F i g. 4 bis 7. Speicher 3, das durch den Inverter 5 beim Auslesen aus Wie diesen Kurven zu entnehmen ist, liegt die maximale dem Speicher 3 umgekehrt wird. Der Inverter 5 bildet 55 Anzahl gleicher aufeinanderfolgender Bits bei der erfindaher das Komplement jedes m -ten Bits bzw. die Um- dungsgemäßen Anordnung für alle Bitfrequenz-Zunahkehrung des dieses Bit darstellenden Impulses. Die meverhältnisse unter denen der bekannten Anordnun-UND-Schaltung 9 bildet die UND-Verknüpfung des gen.

Ausgangssignals des Inverters 5 mit dem Ausgangssi- Durch die Erfindung ergeben sich mithin folgende gnal der Impulseinfügungssteuerschaltung 6. Das Aus- 60 Vorteile:
gangssignal der UND-Schaltung 9 wird in dem ursprünglichen Eingangssignal durch die ODER-Schal- 1) Die maximale Anzahl gleicher aufeinanderfolgenlung 11 eingefügt, der über UND-Schaltung 10 m Bits der Bits ist lediglich m + 1, wenn nach jedem mit der umgewandelten Obertragungsbitfolgefrequenz m -ten Bit ein Einfügungsimpuls eingefügt wird. (m + 1 ym) und der noch jedem m -ten Bit einzufügende 65 Der Wert Jn + 1 ist wesentlich kleiner als bei den Impuls über die UND-Schaltung 9 zugeführt werden. bekannten Anordnungen. Mit anderen Worten, das Die ODER-Schaltung 11 führt dem Ausgangsanschluß Bitfrequenz-Zunahmeverhältnis bei Bildung der A USGANG die in F i g. 4(c) dargestellte Impulsfolge zu. gewünschten maximalen Anzahl gleicher aufeinan-

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derfolgender Bits ist kleiner als bei den bekannten sie die logische Verknüpfung des Impulses Cm mit den Anordnungen. Durch die Erfindung ist daher eine Ausgangssignalen Q\ und Q\ bewirken, wie es in digitale Übertragung mit hoher Bitfrequenz mög- Fig. 10(f) und 10(g) dargestellt ist. Das heißt, wenn das lieh. Durch die Erfindung wird daher der Aufbau m -te Bit der Eingangsdaten eine »i« ist, wird ein Rückeines Zwischenverstärkers (einer Relaisstation) 5 setzimpuls R\ erzeugt, und wenn das m -te Bit der Ein- und/oder einer Anschlußeinrichtung vereinfacht. gangsdaten eine »0« ist wird ein Setzimpuls Si erzeugt.

2) Der Aufbau eines Codierers und/oder Decodierers Der Setzimpuls Si und der Rücksetzimpuls R\ werden nach F i g. 5 und F i g. 6 ist einfacher als der eines um zwei Bitstellen in den Schieberegistern 29 und 30 bekannten Geräts. verzögert, die jeweils die verzögerten Impulse S2 und /??

3) Durch entsprechende Wahl des Wertes von m läßt to erzeugen, um diesen Setzimpuls oder Rücksetzimpuls in sich jedes gewünschte Bitfrequenz-Zunahmever- der (m + l)-ten Bitstelle einzufügen. Das Ausgangssihältnis erzielen. gnal des Schieberegisters 30 ist in F i g. 10(h) dargestellt.

4) Es tritt keine statische Sychronisationsstörung oder Das Flipflop 31, dem die Eingangsdaten über die UND-Bildinstabilität (Bildflackern) auf, da nicht jedesmal Schaltung 28, welche die v_e ■ ?ögerungszeit in den Schiedas gleiche Bit eingefügt wird. 15 beregistern 29 und 30 kompensiert, zugeführt werden,

5) Durch das Codieren und/oder Decodieren wird die erzeugt dann den in Fig. 10(i) dargestellten Ausgangs-Fehlerwahrscheinlichkeit nicht erhöht impuls, indem jedes (m + 1 )/-te Bit durch die Ausgangsimpulse der UND-Schaltungen 27 oder 26 gesetzt oder

F i g. 9 stellt das Blockschaltbild eines anderen Codie- zurückgesetzt wird.

rers zur Verwirklichung des Prinzips nach Fig.4 dar, 20 Die Schaltung nach Fig.9 begrenzt die maximale

bei dem das Komplement des der Einfügungsstelle un- Anzahl gleicher aufeinanderfolgender Bits auf m + 1

mittelbar vorausgehenden Impulses nach jedem zehn- Bits.

ten Eingangsimpuls (m = 10) eingefügt wird, so daß das Bei dem Ausführungsbeispiel nach Fig. 9 wird das Bitfrequenz-Zunahmeverhältnis fm + X)Im gleich 11/10 Komplement jedes /η-ten Bits in der (m + l)-tcn Bitist. In F i g. 9 ist mit 21 ein erster Eingangsanschluß für 25 stelle eingefügt Wenn das Flipflori ?4 durch ein Schic-Eingangsdaten, mit 22 ein zweiter Eingangsanschluß für beregister mit k Bitstellen (k = 2, 3...., m) ersetzt wird Taktimpulse, mit 23 ein Ausgangsanschluß zur Abnah- und die Schieberegister 29 und 30 k + 1 Bitstellen uli' me codierter Ausgangsdaten, mit 24 ein nur eine Bitstel- weisen, kann das Komplement des Bits der (k \ )-ten vor-Ie aufweisendes Schieberegister oder ein Flipflop, mit 25 ausgehenden Bitstelle in der (m + 1 )-ten Bitstelle eingeein die Folgefrequenz der Eingangsimpulse durch 30 fügt werden.

(m + 1) dividierender Frequenzteiler, mit 26 eine UND- Fig. UA stellt ein Blockschaltbild des Teilers 25 nach Schaltung zur Bildung eines Rücksetzimpulses, mit 27 Fig.9 dar. In diesem Falle erzeugt der Teiler ein Auseine UND-Schaltung zur Bildung eines Setzimpulses, gangssignal mit 1/11 (m = 10) der Frequenz des Einmit 28 eine Torschaltung für den Abgleich der Phasenla- gangssignals, wobei mit Q\ bis Q₆ Flipflops bzw. deren ge eines Signals, mit 29 und 30 jeweils ein Schieberegi- 35 Ausgänge, mit Ai bis Ai UND-Schaltungen, mit /1 und /2 ster mit jeweils zwei Bitstellen, mit 31 ein Flipflop zum Inverter und mit F ein Flipflop bezeichnet sind. Die Einfügen eines Komplement-Zeichens und mit 32, 33 Frequenz des dem Eingangsanschluß TAKT zugeführ- und 34 jeweils eine Torschaltung bezeichnet In der ten Taktsignals wird durch 11 dividiert und das Aus-Schaltung nach F i g. 9 werden D-Flipflops vom Master- gangssignal erscheint am Anschluß AUSGANG.
Slave-Typ verwendet 40 F i g. 11B veranschaulicht die Wirkungsweise der

In diesem Falle enthält das Eingangssignal, das dem Schaltung nach Fi g. 1IA an Hand einer Tabelle, in der Eingangsanschluß 21 zugeführt wird, alle m + 1 Bits ein die Ausgangssignale der Flipflops Q\ bis Q₆ und das am Pseudobit und die Blocksynchronisation wird in der Ausgangsanschluß AUSGANG auftretende Ausgangs-Weise bewirkt daß das Pseudobit durch einen Komple- signal für jeden Takt dargestellt sind,
ment-lmpuls ersetzt wird. Mit anderen Worten, die Bit- 45 F i g. 12 zeigt berechnete Kurven des Leistungsspekfrequenz eines dem ersten Eingangsanschluß zugeführ- trums für jeden Wert von m, wobei auf der horizontalen ten Eingangssignals ist bereits in einer vorausgehenden Achse eine normierte Frequenz, d. h. der Quotient aus (nicht dargestellten) Stufe erhöht worden, und die Schal- Eingangsimpulsfolgefrequenz und Taktimpulsfolgefrctung nach F i g. 9 wird anfänglich, bevor ihr ein Ein- quenz, und auf der vertikalen Achse das normierte Leigangssignal und ein Taktsignal zugeführt werden, durch 50 stungsspektrum aufgetragen ist
Löschen aller Flipflops normalisiert Fig. 13 veranschaulicht die Wirksamkeit der Erfin-

Die Wirkungsweise der Schaltung nach F i g. 9 ergibt dung anhand einer experimentell ermittelten Kurve der sich aus Fig. i0. Das dem Eingangsanschiuß 2i züge- zulässigen Nachbarsymboistörung (Prozent) in Abhänführte Eingangssignal ist in F i g. 10(a) und das dem An- gigkeit von der maximalen Anzahl gleicher aufeinanderschluß 22 zugeführte Taktsignal in Fig. 10(b) darge- 55 folgender Bits in einem optischen Zwischenverstärker stellt Die Ziffern (1), (2), (3) usw. im obersten Teil der fur 400 Megaherz. Die Kurve nach F i g. 13 ergibt sich F i g. 10 bezeichnen die Reihenfolge der Eingangsdaten. durch Einführung einer äußeren Störung bei jeder maxi-Das Flipflop 24 erzeugt zwei Ausgangssignale Qt und malen Anzahl gleicher aufeinanderfolgender Bits, so Qi, die jeweils in Fig. 10(c) und Fig. 10(d) dargestellt daß sich eine Fehlerrate von ΙΟ-⁹ ergibt und Messung sind. Die Ausgangssignale des Flipflop 24 sind mit dem 60 dieser äußeren Störung bei dieser Fehlerrate. Wenn kei-Taktpuls nach Fi g. 10(b) synchronisiert Der Frequenz- ne Anordnung zum Begrenzen der Anzahl gleicher aufteiler 25 erzeugt den in der Frequenz untersetzten Im- einanderfolgender Bits vorgesehen ist tritt häufig eine puls C_M nach Fig. 10(e). Die Impulsfolge Cm hat die Bitfolge aus mehr als 24 gleichen Bits auf. Wenn diese Periode (m + 1) - 7o, wobei 7o die Periode der Taktim- Bitfolge durch Anwendung der erfindungsgemäßen Anpulsfoige (des Taktpulses) 1st, und m ist eine ganze Zahl, 65 Ordnung auf 10 Bits begrenzt wird, nimmt die zulässige die die Einfügungsperiode eines Einfügungsimpulses be- Nachbarsymbolstörung um 4% zu. Die bevorzugte stimmt Die UND-Schaltungen 26 und 27 erzeugen ei- Nachbarsymbolstörung beträgt bei einem optischen nen Rücksetzimpuls Ri und einen Setzimpuls Si, indem Verstärker im Hinblick auf Synchronisationsstörungen

(Bildflackern) und/oder Schwankungen des Erkennungspegels 2,5%. Durch die Erfindung ergibt sich daher aufgrund der Beschränkung der maximalen Anzahl gleicher aufeinanderfolgender Bits eine hinreichende Verbesserung des Nachbarsymbolstörabstands und ein stabiler Betrieb eines optischen Verstärkers bei einer digitalen Nachrichtenübertragung mit hoher Bitfolgefrcquenz.

F i g. 14 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels der Erfindung, bei dem ein Komplement-Impuls des unmittelbar vorausgehenden Bits nach jedem zehnten Eingangsbit (m = 0) eingefügt wird. Das Biifrequcnz-Zunahmeverhältnis beträgt 11/10. In dieser Figur bezeichnet 51 einen ersten Signaleingangsanschluß, 52 einen zweiten Takteingangsanschluß, 53 einen Signalausgangsanschluß, 54 ein Schieberegister mit zwei Bitstellen, 55 einen Frequenzteiler, der die Eingyngsiaktfrcquenz durch m + 1 dividiert, 56 einen Stellenindikaior zum Anzeigen der Bitstelle, an der ein Komplement-Impuls eingefügt wird, 57 einen Komplemcnt-lmpulsgenerator, 58 eine EXCLUSIV-ODER-Schaltung, 59 eine Komplement-Impulseinfügungsschaltung, 60 eine Verzögerungsschaltung, 61 ein Flipflop. 62 und 63 Torschaltungen, 64 eine UND-Schaltung und 65 ein Flipflop. Die Schaltung nach Fig. 14 fügt nach jeweils 10 Bits (m = 10) einen Komplement-Impuls ein, so daß der eingefügte Impuls das Komplement (die Umkehrung) eines unmittelbar vorhergehenden Impulses ist.

Es sei wieder vorausgesetzt, daß das dem Anschluß 51 zugeführte Eingangssignal bereits eine erhöhte Bitfrequenz aufweist, und zwar dadurch, daß nach jedem zehnten Bit ein Pseudobit eingefügt worden ist, und daß eine Blocksynchronisation bewirkt wird, d. h. daß die Schallung normalisiert wird, bevor ein Eingangssignal und ein Taktsignal der Schaltung zugeführt werden. Das Pseudobit kann entweder eine »1« oder eine »0« sein und wird durch das Komplement eines der Pseudobitsicllc unmittelbar vorausgehenden Bits ersetzt

Dem Eingangsanschluß 51 werden das in Fig. 15(a) dargestellte Eingangssignal und dem Eingangsanschluß 52 das in F i g. 15(b) dargestellte Taktsignal zugeführt Das Schieberegister 54 bewirkt eine Verschiebung des Eingangssignal um 2 Bits bzw. Bitstellen und erzeugt das in Fig. 15(c) dargestellte Ausgangssignal Q\,das in Fig. 15(d) dargestellte Ausgangssignal Qi, das in I- i g. 15(e) dargestellte Ausgangssignal Q₂ und das in F i g. 15(0 dargestellte Ausgangssignal Q₂. Der Stellenindikator 56 synchronisiert die Ausgangssignale Qi und Q₂ mit dem Ausgangsimpuls Q (Fig. 15(g)) der UND-Schaltung 64, die den durch den Frequenzteiler in der Frequenz um \l(m + 1) untersetzten Puls erzeugt, wobei /n gleich 10 ist. Der Komplement-Impulsgenerator 57 bewirkt eine logische Verknüpfung des ihm über das Flipflop 61 zugeführten Impulssignals Q mit den ihm über die Schaltung 56 zugeführten Signalen Q\ und Q₂. Die Ausgangssignale Q\ und Q'₂ der Schaltung 57 enthalten in jedem der Dauer von m + 1 Taktimpulsen entsprechenden Zeitabschnitt nur einen einzigen aktiven Impuls, wie es in Fig. 15(h) und Fig. 15(i) dargestellt ist Die EXCLUSIV-ODER-Schaltung 58 bewirkt eine EXCLUSIV-ODER-Verknüpfung der Signale Q\ und Q'2, wobei sie immer dann ein Ausgangssignal Qix = »0« erzeugt, wenn das m-te Bit gleich dem (m + l)-ten Bit (d. h. beide Bits »0« oder beide Bits »1«) sind, und immer dann ein Ausgangssignal Qex = »1« erzeugt, wenn das m -te Bit und das (m + l)-te Bit verschieden sind, wie es in Fig. 15Q) dargestellt ist Das Signal Qex schaltet die Ausgangssignale Q2 und Qi in der Komplement-lmpulseinfügungsschaltung 59 durch, die drei UND-Schaltungen 59a, 59£> und 59c sowie drei ODER-Schaltungen 59d, 59e und 59/ aufweist, um das entsprechende Vorzeichen des Impulses in der (m + l)-ten Bitstelle zu wählen.

Die UND-Schaltung 59a läßt sich das Signal Q, bei dem es sich um das verzögerte Signa! Q2 handelt, so wie es ist, während des ersten bis m -ten Taktes durch, in denen C\ = »0« und Qex = »0« ist, wie es in Fig. 15(1) dargestellt ist. Im (m + 1)-ten Takt, in dem Q = »1« ist, läßt die UND-Schaltung 59b das Signal Q durch, wenn Qex = »1« ist, und die UND-Schaltung 59c läßt das Signal Q durch, bei dem es sich um das verzögerte Signal Q₂ handelt, wenn Qex = »0« ist, wie es jeweils in den F i g. 15(m) und 15(n) dargestellt ist. Die Ausgangssignale Qpt, Qd2 und Qd3 der UND-Schaltungen 59a. 596 und 59c werden durch die ODER-Schaltungen 59d, 59e und 59/" verknüpft, und dann wird das verknüpfte Signal durch das Flipflop 65 einer Impulsformung unterzogen, um das Ausgangssignal zu bilden, wie es in Fig. 15(o) dargestellt ist. Das Vorzeichen bzw. der Binärwert eines einzufügenden Impulses ergibt sich daher durch die nachstehende Gleichung:

QAC₂ V QAC₂ V QAC₂

Die Verzögerungsschaltung 60 nach F i g. 14 verzögert die Ausgangssignale Q₂ und Q₂ der Schaltung 54 um die Betriebszeit bzw. Laufzeit der Schaltungen 57, 58,61 und 64.

Die Schaltung nach Fig. 14 begrenzt daher die Anzahl gleicher aufeinanderfolgender Bits auf maximal m + 1.

Wird anstelle zweier Schieberegister eine Anzahl von k Schieberegistern 54 verwendet, dann kann das (m + l)-te Bit das Komplement des (k — l)-ten vorausgehenden Bits sein (mit k = 2,3,4,...).
Fig. 16 stellt ein Blockschaltbild eines weiteren Ausführungsbeispiels der Erfindung dar. Bei diesem Ausführungsbeispiel wird nach jedem vierten Bit (m = 4) das Komplement des der Einfügungsstelle unmittelbar vorausgehender Bits (also des vierten Bits) in die Bitfolge eingefügt so daß das Bitfrequenz-Zunahmeverhältnis 5/4 beträgt In dieser Figur bezeichnet 101 einen ersten Signaleingangsanschluß, 102 einen zweiten Takteingangsanschluß, 103 einen Serien-Parallel-Umsetzer, 104 einen Komplement-Generator, 105 eine Torschaltung zum Abgleichen der Signalphasenlage. 106 einen Parallel-Serien-Umsetzer, 107 einen Ausgangsanschluß und 108 einen Frequenzteiler zum Betätigen des Serien-Parallel-Umsetzers und des Parallel-Serien-Umsetzers. Die dargestellten Flipflops sind D-Flipflops vom Master-Slave-Typ.

Das dem Eingangsanschluß 101 zugeführte Eingangssignal enthalte alle fünf Bits ein Pseudobit und außerdem werde eine Blocksynchronisation bewirkt d. h. daß die Schaltung normalisiert wird, bevor ihr ein Eingangssignal und ein Taktsignal zugeführt wird Das Pseudobit wird in dieser Schaltung durch das Komplement des dem Pseudobit unmittelbar vorausgehenden Bits ersetzt

Dem Eingangsanschluß 101 werde das in Fig. 17(a) dargestellte Eingangssignal und dem Takteingangsan-Schluß 102 das in Fi g. 17(b) dargestellte Taktsignal zugeführt Die Flipflops 103a bis 103a erzeugen dann die in den Fig. 17(c) bis 17(g) dargestellten Ausgangssignale Q'\ bis Q's, so daß diese Signale Q'\ bis Q 5 aufeinander-

13

folgend alle um eine Bitstelle relativ zueinander verzögert sind. Ferner sind diese Signale Q'i bis Qs mit dem Ausgangssignal TAKT₂ des Frequenzteilers 108 synchronisiert Der Frequenzteiler 108 erzeugt alle fünf Taktimpulse einen Ausgangsimpuls. Die synchronisierten Ausgangssignals Qi bis Qs der Flipflops 103/bis 103j sind daher in den Fig. 17(i) bis 17(m) in paralleler Form dargestellt Eine EXCLUSIV-ODER-Schaltung 104a im Komplement-Generator 104 bewirkt eine EXCLUSIV-ODER-Verknüpfung der Signale Qa und Qs und erzeugt das in Fig. 17(n) dargestellte Ausgangssignal Qex. Die UND-Schaltungen 1046 und 104c und die ODER-Schaltung lO4derzeugen das in Fig. 17(o) dargestellte Ausgangssignal Q"s in der Weise, daß Q"s = Qs ist, wenn Qex = »1«ist und das Q"s gleich dem Komplement von Q₅ ist wenn Qex = »0« ist. Die UND-Schaltungen 106a bis 106e erhalten den in Fig. 17(p) dargestellten Taktimpuls TAKT3. Die Impulsbreite dieses Signals TAKT₃ ist die gleiche wie das ursprünglichen Eingangssignals, und die Frequenz dieses Signals TAKT3 ist das \l(m + l)fache der Frequenz des Taktsignais. Diese UND-Schaltungen 106a bis 106e bewirken daher eine Begrenzung der Impulsbreite der Signale Q"s, Q4, Q3, Qi und Qi. Die Ausgangssignale der UND-Schaltungen 106a bis 106e werden den Flipflops 106a bis 1067 zur Parallel-Serien-Umsetzung zugeführt Die Ausgangssignale Qss, Qs4, Qs3, Qa und Q₁I dieser Flipflops sind in den Fig. 17(q) bis 17(u) dargestellt Beim letzten Ausgangssignal Q₅1 des Flipflop 1067 wird in jeder fünften Bitstelle ein Pseudobit durch das Komplement jedes vierten Bits ersetzt wie es in F i g. 17(u) dargestellt ist, und dieses Signal Q_s\ wird dann dem Ausgangsanschluß 107 als Ausgangssignal zugeführt

In der Schaltung nach F i g. 16 ist die Anzahl aufeinanderfolgender gleicher Bits daher gleich oder kleiner als 5 (m = 4).

F i g. 18 zeigt ein Blockschaltbild eines durch fünf dividierenden Frequenzteilers 108 mit drei Flipflops 108a bis 108c und einer UND-Schaltung 108c/.

Bei den angegebenen Ausführungsbeispielen können die Schaltungen als integrierte Schaltungen mittels im Handel erhältlicher Bauelemente aufgebaut werden. So können die von der Nippon Electric Company, Ltd. (NEC) in Japan hergestellten Zweifach-ODER/NOR-Torschaltungen mit vier Eingängen vom Typ μΡΒ 661B, Vierfach-NOR-Torschaltungen mit zwei Eingängen vom Typ μΡΒ 662B und Master-Slave-D-Flipflops vom Typ μΡΒ 636Β verwendet werden.

Hierzu 14 Blatt Zeichnungen

55

60

65

Claims

Patentansprüche:

1. Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung, mit einem Eingangsanschluß, dem die Bitfolge als Eingangssignal zugeführt wird, und mit einem Ausgangsanschluß, an dem ein codiertes Ausgangssignal abnehmbar ist, gekennzeichnet durch eine Einrichtung (1 —3; 24,25; 54,55; 103) zum Umwandeln der Ubertragungsbitfolgefrequenz eines Eingangssignals in das (m + l)/m-fache der des Eingangssignals, wobei m eine ganze Zahl ist, und eine Einrichtung (4-11; 26-31; 58-60; 104, 106) zum Einfügen eines Bits in die Bitfolge nach jedem /n-ten Bit in Form eines Komplements (einer Umkehrung) des Ar-ten Bits vor dem zusätzlich eingefügten Bit, wobei k eine ganze Zahl ist und die Bedingung 1 S k £ m erfüllt und die durch das zusätzliche Bit ergänzte Bitfolge das Ausgangssignal bildet (Fig. 5, 9,10,11).

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,

daß dem ersten Eingangsanschluß (21) ein Eingangssignal zuführbar ist, das alle m Bits ein Pseudozeichen aufweist, wobei m eine ganze Zahl ist,
daß ein zweiter Eingangsanschluß (22) vorgesehen ist, dem ein Taktsignal mit der gleichen Bitfolgefrequenz wie der des Eingangssignals zuführbar ist,
daß eine Schieberregistereinrichtung (24) zum Verschieben eines Eingangssignals um k Bitstellen vorgesehen ist, um Ausgangssignale Q und 0 zu bilden, wobei k eine ganze Zahl und Ödas Komplement von <?ist,

daß ein Frequenzteiler (25) zum Erzeugen eines Impulses Cm mit dem (m + 1 )-fachen der Periodendauer des Taktsignals vorgesehen ist,
daß eine UND-Schaltung (26—28) zur Bildung von Ausgangssignalen Si und R\ aus dem Ausgangssignal des Frequenzteilers (25) und den Ausgangssignalen der Schieberregistereinrichtung (24) derart, daß die Bedingungen Si = Q\Cm und Rt = Q\Cm erfüllt sind, vorgesehen ist,

daß eine Schiebeeinrichtung (29, 30) zum Verschieben der Ausgangssignale Si und R\ der UND-Schaltung um Jt + 1 Bitstellen zur Bildung von Ausgangssignalen S₂ und R2 jeweils aus den Eingangssignalen S\ und R\ vorgesehen ist und
daß ein Flipflop (31) vorgesehen ist, das in Abhängigkeit von dem Ausgangssignal Q\ umgeschaltet, durch das Signal S₂ gesetzt und durch das Signal R₂ zurückgesetzt wird, um den Ausgangsanschluß (23) ein Ausgangssignal zuzuführen, so daß in der Pseudobitstelle des Eingangssignals das Komplement des um k Bitstellen vor der Pseudobitstelle liegenden Bits eingeführt wird (F i g. 9).

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet,

daß dem ersten Eingangsanschluß (51) ein Eingangssignal zuführbar ist, das alle m Bits ein Pseudozeichen aufweist, wobei m eine ganze Zahl ist,
daß ein zweiter Eingangsanschluß (52) vorgesehen ist, dem ein Taktsignal mit der gleichen Bitfolgefrequenz wie der des Eingangssignals zuführbar ist,
daß eine Schieberegistereinrichtung (54) zum Verzögern eines Eingangssignals um k + 1 Bitstellen vorgesehen ist, um ein Ausgangssignal Qi und ein Ausgangssignal Qt, das um k Bits vor Q2 liegt, zu bilden,
daß ein Frequenzteiler (55) zum Erzeugen eines Ausgangsimpulses Q mit dem (k + l)-fachen der Periodendauer des Taktsignals vorgesehen ist,

daß eine EXCLUSIV-ODER-Schaltung zur Bildung eines Ausgangssignals A, das eine EXCLUSIV-ODER-Verknüpfung von Q'₂ und Q'\ im Takt des Ausgangsimpulses C_x des Frequenzteilers darstellt, vorgesehen ist,

daß eine Verzögerungseinrichtung (60) zum Verzögern eines Ausgangsimpuls der Schieberegistereinrichtung zur Bildung eines Ausgangssignals Q vorgesehen ist und
daß eine Logikeinrichtung (59) zur Bildung eines Signals, das die Bedingung