NL8201608A - Opeenvolgend identiek cijfer weglaatsysteem in een digitaal communicatiesysteem. - Google Patents
Opeenvolgend identiek cijfer weglaatsysteem in een digitaal communicatiesysteem. Download PDFInfo
- Publication number
- NL8201608A NL8201608A NL8201608A NL8201608A NL8201608A NL 8201608 A NL8201608 A NL 8201608A NL 8201608 A NL8201608 A NL 8201608A NL 8201608 A NL8201608 A NL 8201608A NL 8201608 A NL8201608 A NL 8201608A
- Authority
- NL
- Netherlands
- Prior art keywords
- output
- input
- bit
- signal
- circuit
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
f , _ . . . . __...... ..- · ... c -__s£_
Opeenvolgend identiek cijfer weglaat-systeem in een digitaal communicatie-systeem.
De uitvinding heeft betrekking op een opeenvolgend identiek cijfer weglaat systeem, in het bijzonder een dergelijk systeem ten gebruike in een digitaal transmissie systeem in een communicatie systeem op basis van optische vezels.
5 In een digitaal transmissie systeem zijn opeenvolgende identieke cijfers ( opeenvolgende identieke merktekens of spaties) niet wenselijk, omdat (1) een klokregeling voor het regenereren van een symbool niet goed in een toestand voor een lange opeenvolging van identieke cijfers wordt gehouden, 10 en (2) het niveau van een signaal fluctueert afhankelijk van de over te brengen informatie.Derhalve tast een opeenvolging van identieke cijfers de kwaliteit van de transmissie aan en veroorzaakt ongewenste vergissingen in de transmissie.
Daarom is.een paar code conversieschakelingen (codeer-15"schakeling en decodeerschakeling) in een digitaal transmissie systeem gebruikt om te veel opeenvolgende identieke cijfers te voorkomen.
Fig.1 is een typisch blokdiagram van een digitaal transmissie systeem, waarin 210 een invoerterminal voor gegevens is 20 , 110 een transmissiesnelheid conversieschakeling is, 120 een frame samensteller is, 130 een versluieraar is, 140 een code convertor of een weglaat systeem voor opeenvolgende identieke cijfers is, 150 een transmissie lijn is, 160 een- code verstoorder voor het, verstoren van de code voor het reproduceren van • 25 het signaal, dat tot stand wordt gebracht door de code convertor 140, is, 170 een frame synchronisatie schakeling is, 180 een ontsluieraar is, die het signaal weergeeft dat versluierd is door de versluieraar 130, 190 een bitzendsnelheid conversie schakeling is voor het weergeven van het signaal dat is omge-30 zet door de schakeling 110, en 200 een uitvoer terminal is voor het verschaffen van uitvoer gegevens.
De versluieraar 130 en de ontsluieraar 180 verschaffen de uitgebalanceerde code waarin gedurende een lange tijdsduur de mogelijkheid van de code "1” en de mogelijkheid van de code 35 "0" gelijk worden.De versluieraar en de ontsluieraar worden beschreven in het artikel "PCM Jitter Suppression by Scrambling” van H.Kasai c.s. in IEEE Transactions on Communications, 8201608 - 2 - vol. COM-22, nr.8, aug. 1974, biz. 1114 - 1122.
De vers.Luieraar en/of de ontsluieraar kunnen echter alleen maar de mogelijkheid verschaffen, dat het opvolgende : identieke cijfer minder dan de vooraf bepaalde waarde is.Daar-5 om hangt de lengte van het opvolgende identieke cijfer van de uitvoer van de versluieraar af van de invoer gegevens, en de versluieraar kan niet garanderen, dat de maximum lengte van het opvolgende identieke cijfer minder dan de gewenste waarde is.Daarom wordt een code convertor 140 ingevoerd om te garan-10 deren, dat de lengte van het opvolgende identieke cijfer niet een vooraf bepaalde waarde overschrijdt, en een BSI-signaal (onafhankelijk van de bit volgorde) verschaft.
Eén van de voorbe-kende code convertoren 140 is een blok conversie systeem, waarin een blok met een aantal van m bits 15 wordt omgezet in een blok met een aantal van n bits.Zo wordt b.v. in 3B4B code, waarin een blok met 3 bits wordt omgezet in een blok met 4 bits, door een typische conversie algorithme voor die conversie, het teken van het vierde.bit bepaald, zodat het aantal cijfers "1" in ieder blok ( vier bits) 2 be-20 draagt voor ingangscodes 001 t.e.m. 110, een ingangscode "000" afwisselend gecodeerd wordt tot "0100" en "1011", en een ingangscode "111" gecodeerd wordt tot afwisselend "0010" en "1101".Derhalve wordt voldaan aan de volgende relaties tussen een 3 bit ingangscode en een 4 bit uitgangscode.
25 Invoer Uitvoer 000 0100 of 1011 04)1 0011 010 0101 011 0110 30· 100 1001 101 1010 110 1100 111 0010 of 1101
Deze mBnB code heeft echter het nadeel, dat het aantal 35 transmissie fouten toeneemt door coderen en decoderen.We nemen b.v. aan dat een oorspronkelijke code "001" is in bovenstaande tabel.De oorspronkelijke code wordt gecodeerd tot "0011", en deze wordt overgebracht in een transmissie lijn.Vervolgens nemen we aan dat de code "0011" wordt gewijzigd in "0010" 8201608 - ’···· ' r ~ . 4. %_______ - 3 - tengevolge van een transmissiefout door een ruis (de vierde bit is fout).De ontvangstkant decodeert de code ”0010" tot de code "111" volgens de bovenstaande tabel.Als gevolg daarvan wordt de oorspronkelijke code "001" weergegeven als "111".Het 5 zal duidelijk zijn, dat in de bovenstaande procedure één enkele transmissiefout twee foutieve bits veroorzaakt aan de ontvangstkant, en het aantal fouten in een transmissielijn neemt toe door een codeer- en decodeerprocedure.Een dergelijke toename van fouten is natuurlijk ongewenst.
10 Een ander blok conversie systeem is het CMI (gecodeerde merkteken inversie), dat beschreven wordt in Amerikaans oc-trooischrift 4.189.621.In het CMI-systeem is voor het ingangsgegeven "1" het uitgangsgegeven "11" of "00", dat afwisselend verschijnt, en voor het ingangsgegeven "0" is het uitgangsge-15 geven "10".Zo is volgens het CMI-systeem de lengte van het opeenvolgende identieke cijfer (opeenvolgend identiek "1" of "0") gelijk aan 3.
Het CMI-systeem heeft echter het nadeel, dat de pu.lsher-halingsfrekwentie of de transmissiesnelheid van het gecodeerde 20 signaal twee keer zo groot is als die van het ingangssignaal, omdat iedere ingangsbit twee uitgangsbits veroorzaakt.
Andere blok conversiesystemen zijn het DMI (differentiate mode inversie) en het tweepuls-systeem.In het DMI systeem wordt een mode omgeschakeld door ieder ingangsgegeven ”1" en 25 in de eerste mode wordt het ingangsgegeven "1" omgezet in "11" en het ingangsgegeven ”0" wordt omgezet in "01", terwijl in de tweede mode het ingangsgegeven "1" wordt omgezet in "00" en het ingangsgegeven "0" wordt omgezet in "10".In het tweepuls-systeem wordt ieder ingangsgegeven "1" omgezet in "10" en ie-30 der ingangsgegeven "0" wordt omgezet in "01".Zowel het DMI-systeemals het tweepuls-systeem hebben echter het nadeel, dat de uitgangsfrekwentie of de transmissiesnelheid veel hoger is dan die van het ingangssignaal, omdat door de omzetting een aantal pulsen voor elk van de gegevens toeneemt.Daar deze sys-35 temen de transmissiesnelheid aanzienlijk verhogen, kunnen deze systemen beide worden gebruikt in een hoge snelheid digitaal transmissiesysteem, dat hoger is dan 100· Mbits/sec.
Een ander reeds bekend code convertor systeem is een bit invoer code systeem, waarin mBlP (m binair met 1 pariteit) en 8201608 ♦ - ____ - 4 - en PMSI(periodieke markeringsruimte invoeging) karakteristiek zijn.
In het raBlP systeem wordt een oneven pariteitsbit P(o) ingevoegd voor iedere m bits ingangsgegevens (zie Fig.2.In het 5 mBlP systeem is het maximum aantal van het opeenvolgende identieke cijfer gelijk aan 2m, en deze lengte 2m is niet kort genoeg voor het met hoge snelheid overbrengen van gegevens.
Een andere voorbekend systeem, PMSI, voegt afwisselend periodiek "1" en "0" in voor iedere m bits ingangsgegevens 10 (zie Fig.3).ln het PMSI systeem bedraagt het maximum aantal van het opeenvolgende identieke cijfer 2m+l, hetgeen ook niet kort genoeg is voor het met hoge snelheid overbrengen van gegevens .Verder wordt in het PMSI systeem een lijnenspectrum opgewekt in een signaalspectrum aangezien een getal "1" en 15 "0" periodiek worden ingevoegd, en dat .lijnenspectrum zou een trilling veroorzaken en de storingsgrens overschrijden.
Zoals hierboven beschreven is een voorbekend opeenvolgend identiek cijfer weglaat systeem niet geschikt voor een hoge snelheid recent digitaal transmissie systeem, waarin de trans-20 missie bit zendsnelheid groter is dan 100 Mbits/sec, en het gewenste maximum aantal van het opeenvolgende identieke cijfer minder dan 12 bedraagt.
Enige gewenste eigenschappen van een opeenvolgend identiek cijfer weglaat systeem zijn: 25 (1) het maximum aantal van·het opeenvolgende identieke cijfer is gering, en is bij voorkeur minder dan 12.
(2) de „uitgangsfrekwentie of de transmissiesnelheid is niet zo hoog in vergelijking met die van het ingangssignaal.
(3) de hoge bit zendsnelheid omzetting voor hoger dan 30 100 Mbits/sec is mogelijk.Voor de hoge bit zendsnelheid omzetting moet een conversieschakeling eenvoudig zijn.
(4) een fout in een transmissielijn wordt niet vergroot door een codeer- en decodeerprocedure.
De uitvinding heeft ten doel de nadelen en beperkingen 35 van bekende weglaat systemen te vermijden door een nieuw en verbeterd opeenvolgend identiek cijfer weglaat systeem te verschaffen.
De uitvinding heeft tevens ten doel een verbeterd weglaat systeem te verschaffen, waarin (1) de maximum opeenvolgend 8201608 - 5 - identiek cijfer lengte kort genoeg kan zijn, (2) de transmissie bit zendsnelheid van een signaal niet zo sterk toeneemt, (3) een codeerschakeling uitvoering eenvoudig is en (4) eeri transmissiefout niet door de decoderingsprocedure wordt ver-5 groot.
De bovenstaande en andere doeleinden worden verwezenlijkt door een opeenvolgend identiek cijfer weglaat systeem in een digitaal communicatie met een ingangsterminal voor het ontvangen van een ingangssignaal, organen voor het omzetten van de 10 transmissie bit zendsnelheid van een ingangssignaal tot m+l/m keer die van het ingangssignaal, waarin m een geheel getal is, organen voor het invoeren van een aanvullend complement bit van eerdere k bits van een invoer bit voor iedere m ingangsbits, en een uitgangsterminal voor het verschaffen van 15 een gecodeerd signaal met m bits ingangssignaal en een aanvullend complement bit.
De waarde van k is bij voorkeur 1 en de waarde van m is bij voorkeur kleiner dan 12.
De uitvinding wordt nader toegelicht aan de hand van de 20 bijgaande tekeningen en de onderstaande beschrijving, waarbij: Fig.1 een blokdiagram weergeeft van een algemeen communicatiesysteem dat gebruik maakt van een maximum opeenvolgend identiek cijfer weglaat systeem,
Fig.2 de signaal volgorde toont in een voorbekend maximum 25 opeenvolgend identiek cijfer weglaat systeem,
Fig.3 een andere voorbekende signaal volgorde in een voorbekend maximum opeenvolgend identiek cijfer weglaat systeem toont,
Fig.4 de signaal volgorde toont volgens het maximum op-30 eenvolgend identiek cijfer weglaat systeem volgens de uitvinding,
Fig.5 een blokdiagram is van een codeerorgaan voor het tot stand brengen van het maximum opeenvolgend identiek cijfer weglaat systeem volgens Fig.4, 35 Fig.6 een blokdiagram is van een synchronisator in een ontvanger voor het decoderen van het gecodeerde signaal,
Fig.7 de signaal volgorde toont voor de verklaring van de werking van de schakeling van Fig.6,
Fig.8 krommen toont waaruit de werking van de uitvinding 40 blijkt, 8201608 - 6 -
Fig.9 een blokdiagram is van de tweede uitvoeringsvorm van het codeerorgaan van het maximum opeenvolgend identiek cijfer weglaat systeem volgens de uitvinding,
Fig.10 de signaal volgorde van de schakeling van Fig.9 5 in bedrijf laat zien,
Fig.llA een gedetailleerd blokdiagram toont van de fre-kwentie verdeler in Fig.9,
Fig.llB de uitvoeringstijdkaart van de schakeling van Fig.llA laat zien, 10 Fig.12 de krommen toont, waaruit de werking van de uit vinding blijkt,
Fig.13 de kromme toont, waaruit de werking van de uitvinding blijkt,
Fig.14 een blokdiagram is van de derde uitvoeringsvorm 15 van het codeerorgaan volgens de uitvinding,
Fig.15 de signaalvolgorde van de schakeling van Fig.14 in werking laat zien, -Fig.16 een blokdiagram is van de vierde uitvoeringsvorm van het codeerorgaan volgens de uitvinding, 20 Fig.17 de signaalvolgorde van de schakeling van Fig.16 in werking laat zien, en
Fig.18 een gedetailleerd blokdiagram is van de frekwentie verdeler in Fig.17.
Fig.4 is de tekening aan de hand waarvan de uitvinding 25 nader wordt toegelicht.Volgens de uitvinding wordt een bit plaats, waarin een aanvullend bit wordt ingevoerd, verschaft voor iedere m ingangsbits, waarin m een geheel getal is (zie Fig.4(a)), en op die plaats wordt een invoerpuls (x) ingevoerd, zoals wordt weergegeven in Fig.4(b)-De invoerpuls (x) wordt 30 zodanig bepaald, dat het teken van de invoerpuls (x) het complement is van het teken van de voorafgaande ene bit van de invoerpuls (x).Zoals is weergegeven in Fig.4(c) is, als de voorafgaande bit ”0" is, de invoerpuls (x) dan "1" (zie x^, X2 en in Fig.4(c)), en als de voorafgaande bit "1" is, is 35 de invoerpuls (x) dan "0" (zie x^ in Fig.4(c)).
In de uitvoeringsvorm van Fig.4 is het maximum aantal van het opeenvolgende identieke cijfer m+1, en dat treedt op als de invoerpuls(x) en het daarop volgende aantal van m bits aan elkaar gelijk zijn.De bit zendsnelheid toename verhouding 8201608 - 7 - van de uitvoeringsvorm volgens Fig.4 bedraagt maar m+l/m, daar m ingangsbits worden omgezet in m+1 uitgangsbits.Bovendien wordt in de uitvoeringsvorm volgens Fig.4 geen lijnenspectrum opgewekt, aangezien een invoerpuls (x) niet beperkt is tot "0" 5 of "l".De uitvoeringsvorm volgens Fig.4 vergroot een transmissiefout tijdens de codeer en decodeerprocedure natuurlijk niet.
Fig. 5 is een blokdiagram van de schakeling voor het tot stand brengen van de codeconversie van Fig.4.In Fig.5 is het symbool I een eerste ingangsterminal voor het ontvangen van 10 een ingangssignaal, CLK is een tweede ingangsterminal voor het ontvangen van een kloktijdregelingsignaa.1, dat dezelfde snelheid heeft als die voor het ingangssignaal, U is. een uit-gangsterminal voor het verschaffen van gecodeerde uitgangsge-gevens, 1 en 2 zijn ringtellers, 3 is een geheugen.De organen 15 1, 2 en 3, die worden omsloten door een stippellijn, vormen een bit zendsnelheid omzetter.Het verwijzingscijfer 4 is een fasevergelijker, 5 is een invertor, 6 is een pulsinvoer regel . ' schakeling, 7 is een oscillator, die de frekwentie van m+l/m keer die van het k.loksignaai verschaft, 8 is een verdeler 20 voor het verschaffen van een uitgangspuls voor iedere m+1 pulsen van de oscillator 7, 9 en 10 zijn AND schakelingen en 11 is een OR schakeling.
Ingangsgegevens bij de ingangsterminal I worden tijdelijk opgeslagen in geheugen 3 volgens de klokpuls aan terminal CLK.
25 Het adres van geheugen 3 voor het opslaan van de ingangsgegevens wordt aangegeven door de eerste ringteller l.De oscillator 7 wekt de frekwentie op, die m+l/m keer die van de klokfre-kwentie aan de terminal CLK is, en de uitgang van oscillator 7 wordt op de tweede ringteller 2 aangelegd om het adres van ge-30 heugen 3 aan te geven bij het aflezen daarvan.Daarna worden de in geheugen 3 opgeslagen gegevens afgelezen volgens de frekwentie van oscillator 7 waardoor een bit zendsnelheid omzetting tot stand wordt gebracht.De fasevergelijker 4 vergelijkt de fase van de CLK puls met de fase van oscillator 7, en- ver-35 schaft het in-fase uitgangssignaal voor iedere m+1 pulsen van de oscillatoruitgang.Anderzijds verschaft de verdeler 8 de uitgangspuls voor m+1 oscillatorpulsen.De pulsinvoer regelschake-ling 6 levert de uitgangspuls als zowel de fasevergelijker 4· als de verdeler 8 een uitgangspuls verschaffen.De uitgangspuls 8201608 -8-.- van de pulsinvoer regelschakeling 6 bepaalt de bit plaats, waarop een invoerpuls wordt ingevoerd.De ringteller 1 geeft iédere m-de bit in geheugen 3 aan, en code van die m-de bit aflezing van geheugen 3 wordt omgezet door invertor 5.Zo ver-5 schaft invertor 5 het complement van het teken van ieder m-de bit.De AND schakeling 9 levert het logische produkt van de uitvoer van invertor 5 en de uitvoer van pulsinvoer regelschakeling 6.De uitvoer van de AND schakeling 9 wordt in het oorspronkelijke gegeven ingevoerd door de OR schakeling 11, die 10 m bits ontvangt met de omgezette transmissie bit zendsnelheid {(m+l)/m) van de AND schakeling 10 en de voor iedere m bits in te voeren puls van de AND schakeling 9.De uitvoer van de OR schakeling 11 .levert de pulstrein zoals weergegeven in Fig.4(c) naar de uitgangsterminal U.
15 Fig.6 is een blokdiagram van een synchronisatieschakeling voor het decoderen van het signaal, daat gecodeerd is door het codeerórgaan van Fig. 5..In Fig.6 verschaft een vertragingsscha-keling 12 een vertragingstijd die gelijk is aan één bit interval, een opteller 13 wordt in werking gesteld door een aparte 20 OR schakeling, en een synchronisatieschakeling 14 voert van daar naar een uitgangterminal ü, terwijl de ingangterminal I aan 13- voorafgaat.Fig.7 laat zien hoe de schakeling van Fig.6 werkt, en Fig.7(a) toont de pulstrein in punt (A) van Fig.6, Fig.7(b) toont de pulstrein in punt (B) van· Fig.6 en Fig.7(c) 25 toont de pulstrein in punt (C) van Fig.6.Daar bit (x) het complement is van het teken van· de voorafgaande ene bit daarvan, leveren de aparte OR schakeling 13, die de ingangsgegevens zelf ontvangt en de uitvoer van de één bit interval ver-tragingschakeling 12 de uitvoer "1" met een periode die gelijk 30 is aan de ingevoerde bit (x) zoals weergegeven in Fig.7(c).
Een pulstrein van Fig.7(c) geeft de plaats van de ingevoerde' puls aan, hetgeen de synchronisatie van een ontvangstsignaal voor het regenereren van het ontvangstsignaal vergemakkelijkt.
Hoewel de bovenstaande uitvoeringsvorm de invoering laat 35 zien van bit (x), dat het complement is van de voorafgaande ene bit, kan dit invoerbit (x) een complement zijn van het teken van de voorafgaande k bits (k is een geheel getal groter dan 1 en kleiner dan of gelijk aan m) van die invoerbit.
In dat geval is het maximum aantal van het opeenvolgende iden- 8201608 r « « - 9 - tieke cijfer m+2,als de invoerbit (x) het complement is van de voorafgaande twee bits, of dat aantal is m+3 a.ls de invoerbit het complement is van de voorafgaande drie bits, of dat aantal is m+4 als de invoerbit het complement is van de voor-5 afgaande vier bits.Aangezien die lengte bij voorkeur zo gering mogelijk is, verdient het de voorkeur, dat de invoerbit (x) het complement is van slechts één voorafgaand bit.
Fig.8 toont berekende krommen voor de bit zendsnelheid toename verhouding (langs de horizontale as) tegen het maximum 10 aantal opeenvolgende identieke cijfers (langs de vertikale as) .
Het verdient natuurlijk de voorkeur, dat het maximum aantal zo klein mogelijk is voor iedere bit zendsnelheid toename verhouding. De kromme (1) in deze tekening laat de kenmerken zien van een bekend systeem als weergegeven in Fig.2, de kromme (2) 15 heeft betrekking op het in Fig.3 weergegeven bekende systeem en de kromme (3) laat de kenmerken zien van het systeem volgens de uitvinding als weergegeven in Figs.4-7.Uit deze tekening blijkt, dat het systeem volgens de uitvinding uitstekend geschikt is om het maximum aantal van het opeenvolgende iden-20 tieke cijfer te verminderen voor iedere bit zendsnelheid toenameverhouding.
De uitvinding zoals hierboven beschreven heeft de onderstaande gevolgen.
(1) Het maximum aantal van het opeenvolgende identieke 25 cijfer bedraagt alleen m+1, indien een invoerpuls wordt ingevoerd voor iedere m bits.Die waarde m+1 is opmerkelijk klein in vergelijking met een bekend systeem.Met andere woorden is de bit zendsnelheid toename verhouding voor het verschaffen van het gewenste maximum aantal van het opeenvolgende identie-30 ke cijfer kleiner dan bij de bekende systemen.Dan is door toepassing van de uitvinding de hoge bit zendsnelheid digitale transmissie mogelijk.Verder kan volgens de uitvinding de structuur van een herhaler en/of een terminalinstallatie eenvoudig zijn.
35 (2) De structuur van een codeer en/of decodeerorgaan vol gens Fig.5 en Fig.6 is eenvoudiger dan die volgens de stand van de techniek.
(3) Iedere gewenste bit zendsnelheid toenameverhouding wordt verkregen door geschikte keuze van de waarde m.
8201608 - 10 - (4) Geen statische patroonverstoring treedt op als een complement code, die niet vast is, wordt ingevoerde (5) Een transmissiefout neemt niet toe in een codeer-en/of een decodeerprocedure.
5 Fig.9 is een blokdiagram van een ander codeerorgaan vol gens de uitvinding voor het tot stand brengen van het verloop van Fig.4, waarin een complementpuls van de vlak daaraan voorafgaande ene bit wordt ingevoerd voor iedere 10 invoerpulsen (m=10), waardoor de bit zendsnelheid toename verhouding gelijk 10 is aan (m+l)/m = 11/10.In Fig.9 dient een eerste ingangsterminal 21 voor het ontvangen van ingangsgegevens, een tweede in-gangsterminal 22 voor het ontvangen van een klokpuls, een uit-gangsterminal 23 voor het verschaffen van gecodeerde uitgangs-gegevèns, wordt een verplaatsingregister met een één bit plaats 15 of een flip-flop aangegeven met 24, dient een frekwentiever-deler 25 voor het verschaffen van l/(m+l) frekwentie van de ingangsfrekwentie van de klokpuls, een AND circuit 26 voor het leveren van een resetpuls, een AND schakeling 27 voor het verschaffen van een instelpuls, een gate-schakeling 28 voor het 20 bijstellen van de fase van een signaal, worden verplaatsing-registers , ieder met twee bit plaatsen, aangegeven met 29 en 30, een flip-flop voor het invoeren van een complement code aangegeven met 31, en gate-schakelingen aangegeven met 32, 33 en 34.De flip-flops in de schakeling van Fig.9 worden in wer-25 king gesteld door een D-type meester-slaaf flip-flop.
Er wordt aangenomen dat een ingangssignaal dat naar de eerste ingangsterminal 21 wordt gevoerd, een blind bit voor iedere m+1 -bits, en de bloksynchronisatie wordt tot stand gebracht, zodat een complement puls de blinde bit kan vervangen. 30 Met andere woorden wordt een bit zendsnelheid van een ingangssignaal,. dat wordt aangelegd op de eerste ingangsterminal, al in de voorafgaande trap (niet weergegeven) verhoogd, en de schakeling van Fig.9 wordt aangezet waarbij de flip-flops allen vrij worden gemaakt voordat een ingangssignaal en een 35 kloksignaal naar de schakeling van Fig.9 worden gevoerd.
De werking, van de schakeling van Fig.9 wordt weergegeven in Fig.10.Aangenomen wordt, dat het in Fig.10(a) weergegeven signaal wordt aangevoerd naar de ingangstermina! 21 en de klokpuls als weergegeven in Fig.10(b) wordt aangevoerd naar 8201608 - 11 - de terminal 22.De aanduidingen (1), (2), (3), enz. aan de bovenkant van Fig.10 geven de opeenvolging aan van de ingangsgegevens.Dan levert de flip-flop 24 een paar uitvoeren Q-^, weergegeven in Fig. 10(c) en de uitvoer , die wordt weergegeven 5 in Fig.10(d).De uitvoeren van deze flip-flop 24 worden gesynchroniseerd met de klokpuls van Fig.10(b).De verdeler 25 levert de verdeelde puls die wordt weergegeven in Fig.10(e) De pulstrein CM bezit de periode (m+l)TQ, waarin TQ de periode, van de klokpulstrein is, 'en m een geheel getal is om de invoer-10 periode van een invoerpuls te bepalen.De AND schakelingen 26 en 27 verschaffen een resetpuls ^ en een instelpuls Sj door verschaffen van het logische produkt van de puls en respectievelijk de uitvoeren en Q·^ zoals weergegeven in Fig. 10(f) en Fig,10(g).Dat wil zeggen, dat wanneer de m-de bit van de 15 ingangsgegevens "1" is, een resetpuls Rj wordt opgewekt, en wanneer de m-de bit van de ingangsgegevens "0" is, een instelpuls S·^ wordt opgewekt.Een instelpuls en een resetpuls Rj worden met twee bit posities vertraagd in de verplaatsings-registers 29 en 30, die respectievelijk de vertraagde pulsen 20 S'2 en R2 verschaffen, teneinde die instelpuls of resetpuls in te voeren op de (m+l)-de bitpositie.De uitvoer van het ver-plaatsingsregister 30 is weergegeven in Fig.10(h).Daarna levert de flip-flop 31, die een ingangsgegeven ontvangt van det AND schakeling 28, die de vertragingstijd in de verplaatsings-25 registers 29 en 30 compenseert, de uitgangspuls als weergegeven in Fig.10(i), waarin iedere (m+l)-de bit is ingesteld of reset door de uitvoer van de AND schakeling 27 of 26.
De schakeling van Fig.9 beperkt het maximum aantal opeenvolgende identieke cijfers tot (m+1) bits.
30 De uitvoeringsvorm van Fig.9 laat zien, dat een comple ment cijfer van iedere m-de bit wordt ingevoerd op de (m+1)-de positie.Als de flip-flop 24 wordt vervangen door ëen ver-plaatsingsregister met k bitposities (k = 2, 3, ..., m) en de verplaatsingsregisters 29 en 30 (k+1) bitposities hebben, dan 35 kan. een complement van een cijfer van voorgaande k-1 bitposities worden ingevoerd op de (m+l)-ste bitpositie.
Fig.llA toont een blokdiagram van een verdeler 25 in Fig.9.In deze·uitvoeringsvorm verschaft de verdeler 1/11 (m= 10) van de frekwentie en in de tekening zijn de symbolen 8201608 - 12 - t.e.m. Qg flip-flops, t.e.m. Ay AND schakelingen, I1 en I2 invertoren, en F een flip-flop.En op de ingangsterminal CLK aangelegd kloksignaal wordt verdeeld tot 1/11 van de fre-kwentie en de uitvoer wordt verschaft aan terminal U.
5 Fig.llB laat de werking zien van de schakeling van Fig.
11A doordat deze de uitvoeren van de flip-flops t.e.m. Qg en het uitgangssignaal aan de terminal ü laat zien voor iedere kloktijdinstelling.
Fig.12 laat de berekende krommen zien van het energie-10 spektrum voor iedere waarde van m, waarbij de horizontale as de genormaliseerde frekwentie, die het quotient is van een ingangspulstrein, gedeeld door een klokpulsfrekwentie, is en de vertikale as het genormaliseerde energiespektrum weergeeft, waarbij de merktekenfaktor 0,5 bedraagt.
15 Fig.13 laat de invloed van de uitvinding zien door de experimentele kromme te tonen van de toelaatbare onderlinge storing van de symbolen (in %) voor ieder maximum aantal opeenvolgende identieke cijfers in een optische herhaler voor 400 MHz.De horizontale as geeft het maximum aantal opeenvol-20 gende identieke cijfers N (cijfer), de vertikale as geeft de toelaatbare onderlinge storing van de symbolen in % en de -9 foutengrens voor deze storing bedraagt minder dan 10 ,De kromme in Fig.13 wordt verkregen door een externe storing aan te leggen voor ieder maximum aantal opeenvolgende identieke -9 25 cijfers, zodat een foutengrens van 10 wordt bereikt, en de externe storing wordt bij deze foutengrens gemeten.Indien geen aansluitende weglater voor identiek cijfer wordt ge-. bruikt, treedt dikwijls een opeenvolgend identiek cijfer van meer dan 24 cijfers op.Indien dat opeenvolgende identieke, cij-30 fer wordt beperkt tot 10 cijfers door toepassing van de uitvinding, neemt de toelaatbare onderlinge storing van de symbolen met 4% toe.De.onderlinge storing van de symbolen is bij voorkeur 2,5% in een optische herhaler wegens een trilling en/ of niveauschommeling van een herkenningsniveau.Daarom kan de 35 uitvinding, die het maximum aantal opeenvolgende identieke cijfers’ beperkt, een toereikende verbetering verschaffen voor de onderlinge storing van de symbolen, en de stabiele werking van een optische herhaler voor hoge bit zendsnelheid digitale communicatie.
8201608 - 13 -
Fig.14 toont een blokdiagram van een andere uitvoeringsvorm van de uitvinding, waarin een complement puls van net ëën voorgaande bit wordt ingevoerd voor iedere 10 ingangsbits (m = 10).De bit zendsnelheid toenameverhouding bedraagt 11/10.
5 In de tekening wordt een eerste signaal ingangsterminal aangegeven met 51, een tweede klokingangsterminal met 52, een signaal uitgangsterminal met 53, een verplaatsingsregister met twee bit posities met 54, een frekwentieverdeler, die l/(m+l) frekwentie van een ingangsklokfrekwentie geeft, met 55, een 10 plaatsaanduider voor het aangeven van de bitpositie, waar een complementerende puls is ingevoerd, met 56, een generator van een complementerende puls met 57, een speciale OR-schakeling met58, een invoerschakeling voor een complementerende puls met 59, een vertragingsschakeling met 60, een flip-flop met 61, 15 gate-schakelingen met 62 en 63, een AND schakeling met 64, en een flip-flop met 65.Een flip-flop in Fig.14 wordt in werking gesteld door een D-type meester-slaaf type flip-flop.De schakeling volgens Fig.14 voert voor iedere 10 cijfers (m = 10) een complementerende puls in, zodat een ingevoerde puls een 20 complement is van een direkt daaraan voorafgaande puls.
Aangenomen wordt dat een in Fig.15(a) weergegeven ingangssignaal wordt aangelegd op een ingangsterminal 51, en een klokpuls volgens Fig.15(b) wordt aangelegd op de klokingangs- · terminal 52.Het verplaatsingsregister 54 verplaatst het in-25 gangssignaal met twee cijfers en levert de uitvoer Ql (Fig.15 (c).) , en de uitvoer Q1(Fig.15(d)), de uitvoer Q2 (Fig. 15 (e)) en de uitvoer Q2(Fig.15(f)).De plaatsaanduider 56 synchroniseert de uitvoeren en Q2 met de uitgangspuls (Fig. 15(g)) van de AND schakeling 64, die de verdeelde frekwentiepuls(l/(m+l) , 30 (m = 10) levert.De generator van de complementerende puls 57 levert het logische produkt van het pulssignaal C^, dat wordt aangelegd op de schakeling 57 via de flip-flop 61, en de signalen Qj en Q , dat wordt aangelegd op de schakeling 57 via schakeling 56.De uitvoeren Qj en Q2 van schakeling 57 hebben 35 maar één enekele aktieve puls voor iedere m+1 klok tijdsver-lopen, zoals weergegeven in Fig.15(h) en Fig.l5(i).De speciale OR schakeling 58 levert de speciale OR bewerking tussen het signaal QJ en het signaal Q2, en de uitvoer 0£χ van de speciale OR schakeling 58 is "0" als de m-de bit identiek is met de 8201608 - 14 - (m+l)-ste bit (m-de bit is O en (m+l)-ste bit is O, of m-de bit is 1 en (m+l)-ste bit is 1) en deze uitvoer QEX is "1” als de m-de bit verschilt van de (nw-l)-ste bit, zoals weergegeven in Fig. 15 (j) .Het signaal 0·Εχ brengt de uitvoeren Q2 en 5 Q2 in de invoerschakeling 59 van de complementerende puls, welke schakeling voorzien is van drie AND schakelingen 59a, 59b en 59c en drie OR schakelingen 59d, 59e en 59f, teneinde het teken van de puls op de (m+l)-ste bitpositie te kunnen uitkiezen.
10 De AND schakeling 59a geeft het signaal Q door, dat het vertraagde signaal is van het signaal Q2 zoals dat is tijdens het eerste tijdsverloop t.e.m. het m-de tijdsverloop, waarin = 0 en 0Εχ gelijk is aan 0, zoals weergegeven in Fig.15(1). Tijdens het (m+l)-ste tijdsverloop, waarin gelijk is aan "1" 15 geeft de AND schakeling 59b het signaal Q door als QEX gelijk is aan "1", en de AND schakeling 59c geeft het signaal Q, dat het vertraagde signaal van het signaal Q2 is, door, als Q£X gelijk is aan "0", zoals weergegeven in respectievelijk Fig.
15(m) en Fig.15(n).De uitvoeren QD1/ Qd2 en ^d3 van 20 schakelingen 59a, 59b en 59c worden gecombineerd door de OP schakelingen 59d, 59e en 59f, waarna het gecombineerde signaal een golfvorm krijgt door de flip-flop 65 om het uitgangssignaal te verschaffen zoals weergegeven in Fig.15(o). Dienovereenkomstig wordt het teken van een in te voeren puls 25 gegeven door de onderstaande vergelijking.
qac2 + qac2 -t- qac2
De vertragingsschakeling 60 in Fig.14 vertraagt de uitvoeren Q2 en Q2 van de schakeling 54 ten tijde dat de schakelingen 57, 58, 61 en 64 in werking zijn.
30 Derhalve is in de schakeling van Fig.14 het maximum aan tal opeenvolgende identieke cijfers gelijk aan m+1.
Indien er een aantal van k verplaatsingsregisters 54 worden gebruikt in 'een cascade verbinding inplaats van twee verplaatsingsregisters, dan kan de (m+l)-ste bit het complement 35 zijn van de voorafgaande k-1 bits (k=2, 3, 4, ...).
Fig.16 is een blokdiagram van een andere uitvoeringsvorm van de uitvinding.Deze uitvoeringsvorm voert een complement cijfer van het net voorafgaande ene bit voor iedere 4 cijfers (m=4) in en de bit zendsnelheid toenameverhouding is 5/4.In 8201608 - 15 - de tekening is 101 een eerste signaalingangsterminal/ 102 een tweede klokingangsterminal, 103 een serie-parallel omzetter, 104 een complement generator, 105 een gate schakeling voor het instellen van een signaalfase, 106 een parallel-serie omzetter, 5 107 een uitgangsterminal, en 108 een frekwentieverdeler voor het besturen van een serie-parallel omzetter en een parallel-serie omzetter.In de tekening is een flip-flop een D-type meester-slaaf type flip-flop.
Aangenomen wordt dat een ingangssignaal op de terminal 10 101 een open bit heeft per iedere 5 bits, en een blok synchronisatie wordt tot stand gebracht, d.w.z. dat de schakeling in werking wordt gesteld, voordat een ingangssignaal en een klok-signaal aan de schakeling worden toegevoerd.En deze open bit wordt ingenomen door een complement van de net voorafgaande 15 ene bit door deze schakeling.
Aangenomen wordt dat een ingangssignaal als weergegeven in Fig.17(a) wordt aangelegd op de ingangsterminal 101, en een kloksignaal van Fig.17(b) wordt aangelegd op de klok ingangs-terminal 102.Daarna leveren de flip-flops 103a t.e.m. 103e de 20 uitgangssignalen Qj t.e.m. zoals weergegeven in Fig.17(c) t.e.m. Fig.17(g), zodat elk van deze signalen Q| t.e.m. met êén bit-tijd onder elkaar worden vertraagd.Deze signalen t.e.m. worden gesynschroniseerd met de uitvoer CL^, die de uitvoer is van de pulsverdeler 108.De pulsverdeler 108 le-25 vert een uitgangspuls voor iedere vijf klokpulsen.Zo worden de gesynchroniseerde uitvoeren t.e.m. van de flip-flops 103f t.e.m. 103j weergegeven in Fig.l7(i) t.e.m·. Fig.l7(m) in een parallelle vorm.Een speciale OR-schakeling 104a in de complementgenerator 104 voert de speciale OR-bewerking uit 30 tussen de signalen en Q^, en levert het resultaat QEX als weergegeven in Fig.l7(n).De AND schakelingen 104b en 104c en de OR-schakeling 104d leveren het uitgangssignaal QJ! als weergegeven in Fig.l7(o), zodat Q{! gelijk is aan zelf als QEX "1" is, en Qjl het complement is van als QEX "0" is.De AND 35 schakelingen 106a t.e.m. 106e ontvangen een puls CLI^ als weergegeven in Fig.l7(p).De pulsbreedte van het signaal CLK^ is dezelfde als die van het oorspronkelijke ingangssignaal, en de frekwentie van het signaal CLK^ is l/(m+l) van het kloksignaal Derhalve beperken deze AND schakelingen 106a t.e.m. 106e de 8201608 - 16 - pulsbreedte van respectievelijk de. signalen QJ!, Q^, Q3, Q2 en Q^.De uitvoeren van deze AND schakelingen 106a t.e.m. '106e worden naar de flip-flops 106a t.e.m. 106j gevoerd voor de 1 parallel-serie omzetting.De uitvoeren Qsg/ Qs^, QS3' QS2 en 5 Qsl van deze flip-flops zijn weergegeven in Fig.l7(q) t.e.m.
Fig.17(u).Bij de laatste uitvoer Q , van de flip-flop 106j is een open bit op iedere 5-de bitpositie vervangen door het complement van ieder 4-de bit, zoals weergegeven in Fig.17(u), en deze Qsl wordt op de'uitgangsterminal 107 aangebracht als het 10 uitgangssignaal.
Derhalve is in de schakeling van Fig.16 het aantal opeenvolgende identieke cijfers gelijk aan of minder dan 5 (m=4)
Fig.18 laat een blokdiagram zien van de 1/5 pulsverdeler 108, die voorzien is van drie flip-flops 108a t.e.m. 108c, en een 15 AND schakeling 108d.
In de bovenstaande uitvoeringsvormen kan deze schakeling tot stand..worden gebracht met gebruikmaking van in de handel verkrijgbare IC(geintegreerde schakelingen).Voorbeelden daarvan zijn ,αΡΒ 66IB Dual 4 invoer OR/NOR gate, /UPB 662B Quad 2 20 invoeren NOR gate., en juPB 636B D-type raeester-slaaf. flip-flop allen vervaardigd door Nippon Electric Company, Ltd. voor het tot stand brengen van de schakelingen volgens de uitvinding.
Uit het bovenstaande zal het nu duidelijk zijn, dat een nieuw en verbeterd weglaat systeem voor opeenvolgende iden-25 tieke cijfers is gevonden.Het zal natuurlijk duidelijk zijn dat de uitvoeringsvormen als hierin beschreven slechts dienen ter toelichting en niet bedoeld zijn als een beperking van de uitvinding.
8201608
Claims (9)
1. Opeenvolgend identiek cijfer weglaatsysteem in een digitaal communicatiesysteem, voorzien van een ingangsterminal voor het ontvangen van een ingangsssignaal, organen voor het ontzetten van de transmissie bit zendsnelheid van een ingangs- 5 signaal in (m+l)/m keer die van een ingangssignaal, waarbij m een geheel getal is, organen voor het invoeren van een complement van voorafgaande k bits van een invoerbit, waarin k een geheel getal is dat voldoet aan de voorwaarde 1-k-m, en een uitgangsterminal voor het verschaffen van een gecodeerd 10 signaal met m bits van het ingangssignaal en een aanvullend bit, dat een ingevoerd complement is van voorafgaande k bit daarvan-
2. Opeenvolgend identiek cijfer weglaatsysteem volgens ^ conclusie 1, met het kenmerk, dat k=*l.
3. Opeenvolgend identiek cijfer weglaatsysteem volgens r i conclusie 1 of 2, met het kenmerk, dat de waarde van m minder dan 12 bedraagt.
4. Opeenvolgend identieke cijfer weglaatsysteem volgens in een digitaal communicatie systeem, samengesteld uit: 20 (a) ëen eerste ingangsterminal voor het ontvangen van een digitaal ingangsgegeven, dat voorzien is van een vrij symbool voor iedere m bits, waarbij m een geheel getal is, (b) een tweede ingangsterminal voor het ontvangen van een kloksignaal, dat dezelfde bitzendsnelheid heeft als dat van 25 het digitale ingangsgegeven, (c) een uitgangsterminal voor het verschaffen van gecodeerde uitgangsgegevens, (d) een als verplaatsingregister dienend orgaan voor het verplaatsen van een digitaal ingangsgegeven met k bit plaatsen 30 waarbij k een geheel getal is, waardoor uitvoeren Q en Q worden verkregen, waarbij Q een complement is van Q, (e) een verdeler voor het verschaffen van een verdeelde puls CM met (m+1) keer de periode van die van het kloksignaal, (f) AND schakeling organen voor het verschaffen van de 35 uitvoeren S1 en van de uitgang van de verdeler en de uitgangen van het als verplaatsingsregister dienende orgaan, zodat voldaan wordt aan de vergelijkingen S^QC^ en R1=QCM, 8201608 - 18 - (g) verplaatsingsorganen voor het verplaatsen van de uitvoeren (S^ en ) van de AND schakeling organen over (k+1) bit plaatsen waardoor de uitvoeren S2 en R2 wordèn verkregen uit respectievelijk de invoeren en R.^, en 5 (h) een flip-flop, die geschakeld wordt overeenkomstig de genoemde uitvoer Q, ingesteld door het signaal S2, en reset door het signaal R2 voor het verschaffen van een uitgangssignaal naar de uitgangsterminal, zodat een complement van voorafgaande k bitplaatsen wordt ingevoerd in de open bitposi-10 tie ineen ingangsgegeven.
5. Opeenvolgend identiek cijfer weglaatsysteem volgens conclusie 4, met het kenmerk, dat k=l.
6. Opeenvolgend identieke cijfer weglaatsysteem in een digitaal communicatiesysteem, samengesteld uit: 15 (a) een eerste ingangsterminal voor het ontvangen van een digitaal dngangsgegeven, dat voorzien is van een vrij symbool voor iedere m bits , waarbij m een geheel getal is, (b) een tweede ingangsterminal voor het ontvangen van een kloksignaal, dat dezelfde bitzendsnelheid heeft als dat van 20 het digitale ingangsgegeven, (c) een uitgangsterminal voor het verschaffen van gecodeerde uitgangsgegevens, (d) een als verplaatsingsregister dienend orgaan voor het vertragen van een ingangssignaal over k+1 bit plaatsen waar- 25 door een uitgangssignaal Q2 en een uitgangssignaal , dat de voorafgaande k bit van die Q2 is, worden verschaft, (e) een pulsverdeler voor het verschaffen van een uit-gangspuls met (k+1) keer de periode van het kloksignaal, (f) een speciaal OR-schakeling orgaan voor het verschaf-30 fen van een uitvoer A, die een speciale OR-uitvoer is tussen genoemde Q2 en ten tijde van het bestaan van genoemde uitvoer van de pulsverdeler, (gj vertragingsorganen voor het vertragen van een uitvoer van het als verplaatsingsregister dienende orgaan voor het 35 verschaffen van een uitvoer Q, en (h) een logisch orgaan voor het verschaffen van een signaal dat voldoet aan qac2 + qac2 + qac2 zodat een complement van voorafgaande k bitplaatsen wordt in- 8201608 i - 19 - s gevoerd voor iedere m bit plaatsen van invoergegeven, waardoor een uitvoer aan de uitvoertermina.1 wordt verschaft.
7. Opeenvolgend identiek cijfer weglaatsysteem volgens conclusie 6, met het kenmerk, dat k-1.
8. Opeenvolgend identiek cijfer weglaatsysteem in een digitaal communicatiesysteem, samengesteld uit: (a) een eerste ingangsterminal voor het ontvangen van een ingangssignaal, dat voorzien is van een open bit voor iedere m bits, waarbij m een geheel getal is, 10 (b) een tweede ingangsterminal voor het ontvangen van een kloksignaal, dat dezelfde bitzendsnelheid heeft als dat van het ingangssignaal, (c) een uitgangsterminal voor het verschaffen van gecodeerde uitgangsgegevens, 15 (d) een serie-parallel omzetter voor het omzetten van een serie signaal op deze ingangsterminal in een parallel signaal, (e) een complement generator met een speciale OR-schake-ling voor het verschaffen van een speciale OR-logic tussen de m-de uitvoer van de serie-parallel omzetter en de k-de uit- 20 voer van de serie-parallel omzetter, waarbij m een geheel getal is en. k een geheel getal is dat voldoet aan 1-k^m-l, (f) een logische schakeling voor het schakelen van de m-de uitvoer van de serie-parallel omzetter volgens het signaal Qex van de speciale OR-schakeling, en 25 (g) een parallel-serie omzetter voor het eerst ontvangen via deze m-de uitvoeren van de serie-parallel omzetter, en uitgang van de logische schakeling om deze ingangssignalen om te zetten in een serie vorm, waardoor een uitgangssignaal naar de uitgangsterminal wordt verschaft.
9. Opeenvolgend identiek cijfer weglaatsysteem volgens conclusie 8, met het kenmerk, dat k=l. 8201608
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56059944A JPS57174959A (en) | 1981-04-20 | 1981-04-20 | Continuous suppression system for same sign |
| JP5994481 | 1981-04-20 | ||
| JP56209103A JPS58111452A (ja) | 1981-12-25 | 1981-12-25 | 符号変換回路 |
| JP20910381 | 1981-12-25 | ||
| JP20999381 | 1981-12-28 | ||
| JP56209994A JPS58114541A (ja) | 1981-12-28 | 1981-12-28 | 符号変換回路 |
| JP56209993A JPS58114542A (ja) | 1981-12-28 | 1981-12-28 | 符号変換回路 |
| JP20999481 | 1981-12-28 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8201608A true NL8201608A (nl) | 1982-11-16 |
| NL185969B NL185969B (nl) | 1990-03-16 |
| NL185969C NL185969C (nl) | 1990-08-16 |
Family
ID=27463838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NLAANVRAGE8201608,A NL185969C (nl) | 1981-04-20 | 1982-04-19 | Bit-invoegsysteem voor het vermijden van een teveel aan opeenvolgende identieke bits. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4502143A (nl) |
| CA (1) | CA1186763A (nl) |
| DE (1) | DE3214150C2 (nl) |
| FR (1) | FR2504327A1 (nl) |
| GB (1) | GB2098432B (nl) |
| NL (1) | NL185969C (nl) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581741A (en) * | 1983-12-07 | 1986-04-08 | Rockwell International Corporation | Error detection apparatus for data dependent coding circuitry |
| FR2570905B1 (fr) * | 1984-05-23 | 1987-01-09 | Cit Alcatel | Procede de transmission synchrone de donnees et dispositif pour sa mise en oeuvre |
| DE3420481A1 (de) * | 1984-06-01 | 1985-12-05 | Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover | Uebertragungssystem mit einem uebertragungscode fuer binaere daten |
| DE3501670A1 (de) * | 1985-01-19 | 1986-07-24 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Leitungscodierung fuer ein digitales nachrichtenuebertragungssystem |
| JPS61292434A (ja) * | 1985-05-17 | 1986-12-23 | Fujitsu Ltd | バツフアメモリ |
| GB2183971B (en) * | 1985-12-05 | 1989-10-04 | Stc Plc | Data transmission system |
| US4742531A (en) * | 1986-09-02 | 1988-05-03 | Gte Communication Systems Corporation | Encoding method for T1 line format for CCITT 32k bit per second ADPCM clear channel transmission |
| US4813044A (en) * | 1987-01-30 | 1989-03-14 | International Business Machines Corporation | Method and apparatus for detecting transient errors |
| JPS63236416A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 符号化復号化方法 |
| US4868831A (en) * | 1988-02-19 | 1989-09-19 | Siemens Transmission Systems, Inc. | Zero byte time slot interchange (ZBTSI) encoder |
| CA2019821C (en) * | 1988-12-28 | 1995-04-25 | Shoichi Takahashi | Signal conversion circuit |
| ATE120591T1 (de) * | 1990-06-01 | 1995-04-15 | Siemens Ag | Verfahren und anordnung zum übermitteln von betriebszustandsinformationen zwischen zentralen und dezentralen einrichtungen eines kommunikationssystems. |
| US5555438A (en) * | 1991-07-24 | 1996-09-10 | Allen-Bradley Company, Inc. | Method for synchronously transferring serial data to and from an input/output (I/O) module with true and complement error detection coding |
| JP2780612B2 (ja) * | 1993-10-13 | 1998-07-30 | 富士通株式会社 | 磁気記録再生装置 |
| US5550837A (en) * | 1994-05-24 | 1996-08-27 | Telogy Networks, Inc. | Adaptive differential pulse code modulation system with transmission error compensation |
| US5687176A (en) * | 1995-06-09 | 1997-11-11 | Hubbell Incorporated | Zero byte substitution method and apparatus for telecommunications equipment |
| JP3573978B2 (ja) * | 1998-11-10 | 2004-10-06 | 矢崎総業株式会社 | 符号化方法、及び符号化装置 |
| JP2000269898A (ja) * | 1999-03-19 | 2000-09-29 | Fujitsu Ltd | 光送信回路 |
| DE19936582A1 (de) * | 1999-08-03 | 2001-02-08 | Heidenhain Gmbh Dr Johannes | Code mit möglichst unterschiedlichen aufeinanderfolgenden Codeelementen |
| US6628725B1 (en) * | 2001-03-28 | 2003-09-30 | Ciena Corporation | Method and system for encoding data for transmission over a serial link |
| KR100541653B1 (ko) * | 2003-10-16 | 2006-01-10 | 삼성전자주식회사 | 반도체 장치의 신호 송수신 방법 |
| US7680232B2 (en) * | 2005-01-21 | 2010-03-16 | Altera Corporation | Method and apparatus for multi-mode clock data recovery |
| US8122275B2 (en) * | 2006-08-24 | 2012-02-21 | Altera Corporation | Write-leveling implementation in programmable logic devices |
| US8050556B2 (en) * | 2007-02-21 | 2011-11-01 | Futurewei Technologies, Inc. | In-band optical frequency division reflectometry |
| EP3370082B1 (en) | 2017-03-02 | 2020-12-09 | Nxp B.V. | Processing module and associated method |
| EP3370083B1 (en) * | 2017-03-02 | 2020-08-26 | Nxp B.V. | Processing module and associated method |
| EP3370464B1 (en) | 2017-03-02 | 2020-02-26 | Nxp B.V. | Processing module and associated method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2032393A1 (nl) * | 1969-02-25 | 1970-11-27 | Nederlanden Staat | |
| GB1250908A (nl) * | 1968-12-13 | 1971-10-27 | ||
| US3840854A (en) * | 1972-01-24 | 1974-10-08 | Ibm | Limitation of a.c.coupling distortion in magnetic recording |
| JPS51136223A (en) * | 1975-05-21 | 1976-11-25 | Hitachi Ltd | Bit insertion circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4034406A (en) * | 1971-11-29 | 1977-07-05 | Matsushita Electric Industrial Co., Ltd. | Facsimile signal transmission system |
| JPS5248423A (en) * | 1975-10-16 | 1977-04-18 | Kokusai Denshin Denwa Co Ltd <Kdd> | Transmission system of facsimile signal |
| GB1563848A (en) * | 1977-02-09 | 1980-04-02 | Hewlett Packard Ltd | Cmi-encoder |
| US4161719A (en) * | 1977-10-04 | 1979-07-17 | Ncr Corporation | System for controlling synchronization in a digital communication system |
| JPS54153516A (en) * | 1978-05-25 | 1979-12-03 | Ricoh Co Ltd | Data processing system for facsimile |
| CA1159129A (en) * | 1979-11-27 | 1983-12-20 | Kazuo Murano | Asynchronous transmission system for binary-coded information |
-
1982
- 1982-04-15 CA CA000401079A patent/CA1186763A/en not_active Expired
- 1982-04-16 GB GB8211095A patent/GB2098432B/en not_active Expired
- 1982-04-17 DE DE3214150A patent/DE3214150C2/de not_active Expired
- 1982-04-19 NL NLAANVRAGE8201608,A patent/NL185969C/nl not_active IP Right Cessation
- 1982-04-19 FR FR8206678A patent/FR2504327A1/fr active Granted
- 1982-04-19 US US06/369,838 patent/US4502143A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1250908A (nl) * | 1968-12-13 | 1971-10-27 | ||
| FR2032393A1 (nl) * | 1969-02-25 | 1970-11-27 | Nederlanden Staat | |
| US3840854A (en) * | 1972-01-24 | 1974-10-08 | Ibm | Limitation of a.c.coupling distortion in magnetic recording |
| JPS51136223A (en) * | 1975-05-21 | 1976-11-25 | Hitachi Ltd | Bit insertion circuit |
Non-Patent Citations (1)
| Title |
|---|
| PATENTS ABSTRACTS OF JAPAN, vol.1, no.38, 19 april 1977, blz.2318 E 76 & JP - A - 51 136 223 (HITACHI SEISAKUSHO K.K.)(25-11-1976) * |
Also Published As
| Publication number | Publication date |
|---|---|
| US4502143A (en) | 1985-02-26 |
| GB2098432A (en) | 1982-11-17 |
| GB2098432B (en) | 1985-03-06 |
| DE3214150A1 (de) | 1982-11-04 |
| DE3214150C2 (de) | 1985-12-12 |
| CA1186763A (en) | 1985-05-07 |
| FR2504327B1 (nl) | 1984-07-13 |
| NL185969B (nl) | 1990-03-16 |
| NL185969C (nl) | 1990-08-16 |
| FR2504327A1 (fr) | 1982-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8201608A (nl) | Opeenvolgend identiek cijfer weglaatsysteem in een digitaal communicatiesysteem. | |
| US4337457A (en) | Method for the serial transmission of binary data and devices for its implementation | |
| JP3130344B2 (ja) | データの並直列変換装置及び直並列変換装置、並びに直列データのディジタル伝送システム | |
| US3995264A (en) | Apparatus for encoding and decoding binary data in a modified zero modulation data code | |
| JP2002281007A (ja) | 信号発生回路、クロック復元回路、検証回路、データ同期回路およびデータ復元回路 | |
| NL192231C (nl) | Werkwijze voor het registreren van gegevens. | |
| KR20010018672A (ko) | 무직류, 최소대역폭특성을 갖는 선로부호의 설계방법 및 부호화/복호화 장치 | |
| KR100605827B1 (ko) | 인코더 및 디코더 | |
| CN101677236A (zh) | 用于数字环路滤波器的技术 | |
| JP2001007686A (ja) | クロック信号制御方法及び回路とこれを用いたデータ伝送装置 | |
| US5550878A (en) | Phase comparator | |
| EP0212327A2 (en) | Digital signal transmission system having frame synchronization operation | |
| US4438520A (en) | System for regenerating a data word on a communications ring | |
| KR880000676B1 (ko) | 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치 | |
| US3937881A (en) | Method of and system for transcoding binary signals with reduced changeover rate | |
| RU2215369C1 (ru) | Способ кодирования цифровых сигналов | |
| US7106822B1 (en) | Bidirectional synchronous interface with single time base | |
| RU2214044C1 (ru) | Устройство для кодирования - декодирования данных | |
| KR960006466B1 (ko) | 전송시스템의 데이타 리타이밍회로 | |
| JP2779047B2 (ja) | スペクトル拡散通信方式及びその通信システム | |
| KR100353533B1 (ko) | 딜레이 락 루프 회로 | |
| SU1124438A1 (ru) | Устройство дл блочной синхронизации цифровой системы передачи | |
| SU1381715A1 (ru) | Дельта-кодер | |
| US6667646B2 (en) | Small-sized digital generator producing clock signals | |
| SU738158A1 (ru) | Преобразователь цифрового кода в частоту следовани импульсов |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| A85 | Still pending on 85-01-01 | ||
| BC | A request for examination has been filed | ||
| CNR | Transfer of rights (patent application after its laying open for public inspection) |
Free format text: NIPPON TELEGRAPH AND TELEPHONE CORPORATION |
|
| V4 | Discontinued because of reaching the maximum lifetime of a patent |
Free format text: 20020419 |