DE3143223A1 - Gleitpunkt-multiplizierschaltkreis - Google Patents

Description

BESCHREIBUNG

•Die Erfindung betrifft einen Gleitpunkt-Multiplizierschaltkreis., wie er im Oberbegriff des Patentanspruchs 1 angegeben ist.

Insbesondere betrifft die Erfindung einen Gleitpunkt (Gleitkomma)-Multiplizierer, der in einem Hochgeschwindigkeits-Digitalsignalprozessor verwendet werden soll, der auf einen Echtzeit-Zugriff auf Daten mit einem großen dynamischen Bereich (d.h. die maximale Amplitude, die von den Daten ange-.nommen werden kann) zielt.

Ein Gieitpunkt-Multiplizierer ist aus einem Festpunkt-Multiplizierer für ausschließliche Verwendung von Mantissenarithmetik und einem Addierer für ausschließliche Verwendung von Exponentenarithmetik aufgebaut. Werden insbesondere zwei Zahlen, die miteinander multipliziert werden sollen, durch A₁ = M..«2^e1 und A₂ = M₂«2^e2, so wird das. Ergebnis der Multiplikation ausgedrückt durch A_n = A₁-A₂ = M₁-M₂ -2 1 2, so daß die Multiplikation von M₁ ·Μ₂ und die Addition von e..+e₂ ausgeführt werden. Hierbei bezeichnen M₁ und M₂ Mantissen und e.-. und e_ Exponenten. Bei der Gleitpunkt-Multiplikation werden die Mantissen von zwei Eingängen so normalisiert, . daß das effektive Längenmaximum aufrechterhalten bleibt. Insbesondere erscheinen- "1" und "0" falls das Bit, das auf das MSB (Most Significant Bit) als nächstes erseheint, positiv bzw. negativ ist, und der Punkt wird zwischen dem MSB und dem zweiten Bit plaziert.

Wenn ein solcher Multiplizierer aus einem Digitalkreis einer Binärzahl aufgebaut ist, so ist aus Gründen der Konstruktion des Schaltkreises die Bitlänge der Mantisse und des Exponenten fest. Weil das Ergebnis der Multiplikation, also das Produkt, in einer vorgegebenen Bitlänge ausgedrückt

werden muß, entsteht das Problem des "Laufens" (flow), d.h. des Über- oder Unterlaufs, im folg. auch als "Fluß" bezeichnet.

Muß das Ergebnis der Multiplikation normalisiert werden, so wird darüber hinaus die Mantisse vorschoben, so ' \ daß dementsprechend der Exponent addiert und subtrahiert werden muß. Fällt in einem solchen Fall der Exponent nicht in den durch eine formale Bitlänge, ausgedrückten Bereich, so entsteht ebenfalls das Problem des "Laufs".

Tritt ein "Lauf" (flow) in der Mantisse und ih dem Exponenten der Gestalt auf, daß gemäß dem Stand der Technik eine Methode gewählt wird, bei der der Fluß durch ein Flag entdeckt wird und durch eine Programmierung kompensiert' wird. Demzufolge ist eine beträchtliche Zeit notwendig, um das Programm zur Kompensation von Überfluß auszuführen,· was zu dem Nachteil führt, daß eine Hochgeschwindigkeitsarithmetik nicht vollzogen werden kann. Insbesondere in einem Echtzeit-Zugriffssystem, bei "dem-Eingang und Ausgang mit einer identischen Zeitbeziehung verarbeitet werden müssen, wie z.B. bei Datenübertragungseinrichtungen, so · wird ein Signalprozessor mit höherer Geschwindigkeit notwendig und eine Beschleunigung des besonders zeitraubenden^ Multiplizierers wird gefordert. ·

Aufgabe der Erfindung ist dementsprechend, Maßnahmen anzugeben, mit denen der Fluß einer Gleitpunkt-Multiplikation mit höherer Geschwindigkeit und ohne irgendeine Programmierung verarbeitet werden kann. Dabei soll von der Erfindung ein Schaltkreis angegeben werden, der sofort den bei der Gleitpunkt-Multiplikation auftretenden Fluß verarbeiten kann. ' .

Diese Aufgabe wird mit einem im Oberbegriff des Patentanspruches 1 angegebenen Gleitpunkt-Multiplikations-Schaltkreis gelöst, der gemäß der Erfindung nach dem kennzeichnenden Teil des Patentanspruches 1 angegebenen Weise ausgestaltet ist.

Weitere, vorteilhafte Ausgestaltungen-der Erfindung ergeben sich aus den Unteransprüchen.

Gemäß der Erfindung wird ein Multiplizier-Schaltkreis vorgesehen für die Gleitpunkt-Multiplikation von zwei Zahlen, die aus Mantissen und Exponenten vorgegebener Bitl'änge zusammengesetzt sind, wobei dieser Schaltkreis einen Flußdetektor aufweist bei der Mantisse oder des Exponenten eines Ausgangs, so daß ein Schlußkompensationsschaltkreis durch das von dem Flußdetektor festgestellte Signal gesteuert werden kann.

Im folgenden wird nun die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und 'näher erläutert.

Es zeigen:

Figur 1 in einem Diagramm den Bitaufbau der Eingangs- und Ausgangsdaten bei einer Gleitpunkt-Multiplikation; Figur 2 in einem Blockschaltbild den Aufbau eines Ausführungsbeispiels eines Gleitpunkt-Multiplizierschaltkreises gemäß der Erfindung;

Figur 3 ein Schaltbild der Blöcke 2, 4 und 14 gemäß Figur 2, ■ Figur 4 ein Schaltbild für den Block 3 der Figur 2 und Figur 5 ein Schaltbild für die Blöcke 6, 7, 8 und 15 der Fi gur 2.

Vor Beschreibung der einzelnen Ausführungsbeispiele wird im folgenden der der Erfindung zugrundeliegende Gedanke dargestellt. Figur 1 zeigt den Bitaufbau von zwei Zahlen A₁ und A„, die miteinander multipliziert werden sollen, und den Aufbau' ihres Produkts A = A₁'A„. Werden die Mantisse und der Exponent einer jeden Zahl mit M bzw. e bezeichnet, so werden die beiden Zahlen durch A₁ = M₁·2 1 und durch A_ = M₂«2^e2 ausgedrückt, das Produkt durch A = M-2^e (d.h. · der echte Wert). Die Indizes der jeweiligen Symbole unterscheiden die jeweiligen Zahlen. Bei der Gleitpunkt-Multiplikation werden die Mantissen M- und M„ der beiden .Zahlen A₁ und Α- normalisiert, so daß ihre effektiven Längen maximalisiert werden. Weiterhin bezeichnet das MSB das Vorzeichen und der Punkt wird zwischen dem MSB und dem

■ -.. : ^: ■ .' ■ · ': 31A3223

nächsten Bit angeordnet. Wenn eine Binärzahl durch ein Zweierkomplement ausgedrückt wird, so fallen folglich die Mantissen M- und M„ in die durch die folgende Ungleichungen definierten Bereiche:
-2⁰^ M₁ < -2"¹ . 2~¹ * M₁ < .2°

-,ο < ¹ , ,-1 ^oder ,-1 < J - ₉o

-2 = M„ < -2 2 M„ < 2 . .

Von dem Aufbau (der die Mantisse und den Exponenten ausdrückt) eines Multiplizier-Schaltkreises sind andererseits die-Bitlängen aus vorgegebenen Bltlängen m bzw. η aufgebaut (d.h. m = 16 und η = 4 im Fall von zwei Zahlen A, und A₂ der Figur 1). Falls keine Beschränkung für den Bitaufbau besteht, so wird das Produkt A (d.h. der wahre Wert des Produkts) der beiden Eingangszahlen A₁ ,Und A~ durch eine Mantisse mit 31 Bits und einem Exponenten mit fünf Bits ausgedrückt. Aus Gründen des Schaltkreisaufbaus besteht der Ausgang, des : Multiplizierschaltkreises jedo.ch aus derselben Mantisse von m (= 16) Bits und demselben Exponenten von η (=4) Bits wie jener der Zahlen A. und A / wie dies durch A₀ =" M_-2^e0 in Figur 1 ausgedrückt ist. Dabei wird der Punkt des Ausgangs hinter den MSB gesetzt. Im Ergebnis ergibt sich folgender "Fluß": ' ·. ·

(1) Exponenten-Überlauf: Der Exponent e wird gleich oder größer als 2^η"^Ί. ·'

(2) Exponenten-Unteriauf: Der Exponent e wird gleich oder kleiner als -2^η~^λ . .

(3) Mantissen-Überiauf: Sind beide Zahlen A₁ und-A„ gleich

-1, so wird bei Ausführung der Arithmetik des Zweierkomplement-, ausdrucks ihr Produkt die Binärzahl von 1.0000 - - -, obgleich ihr wahrer Wert 1 ist, so daß fälschlicherweise der

'30 Wert für -1 gehalten wird, weil das MSB "1" enthält.

Bei dem Gleitpunkt-Multiplizierschaltkreis der vorliegenden Erfindung wird das oben erwähnte Problem des Überlaufes kompensiert mit Hilfe eines Schaltkreises zum Feststellen des jeweiligen Überlaufes und mit einem Kompen-· sationsschaltkreis, der die folgenden Funktionen besitzt,

aber der den festgestellten Überfluß nicht programmiert: (1¹) Tritt Exponentenüberlauf auf, so wird der Exponent

gang bei dem Maximum 2ⁿ -1 gesetzt, das durch n-Bits

• angezeigt werden kann, und die Mantisse M_n erhält man durch Verschiebung (oder Übertragung) der Mantisse um ein Bit nach links,· wenn der Exponent e 2ⁿ ist und wenn die Mantisse M nicht normalisiert ist. In anderen Fällen wird die Mantisse M ohne jeden Wechsel in dem Vorzeichen-(MSB)-Bit zu der Mantisse M kompensiert (d.h. 0,11 1 im positiven Fall

oder 1,00 - - - 0 in dem negativen Fall), die den maximalen absoluten Wert einnimmt.

(2¹) Bei unterlauf des Exponenten wird die Mantisse nach rechts verschoben (oder nach unten übertragen) um die (e - e) Bits, was-, sich durch Subtraktion des wahren Exponentwertes e von einem vorgegebenen Exponenten e ergibt und durch Exponenten ausdrückbar ist. Der Exponent wird zu e kompen-

siert. Beispielsweise wird der oben erwähnte e = -2 erhalten und die Mantisse wird um (-2- -e) Bits nach rechts verschoben (oder übertragen). Wie in den Ausführungsbeispielen der vorliegenden Erfindung beschrieben wird, kann alternativ dazu die Mantisse nach rechts um (α - e) Bits in einem Addierer zum Addieren des Ergebnisses der Gleitfcomma-Multiplikation und einer anderen Zahl verschoben werden, wenn der Exponent dieser anderen Zahl als α bezeichnet wird. (3¹) Bei Mantissenüberlauf kann jedes der folgenden Mittel ergriffen werden:

(3-1)' Die erste Maßnahme besteht darin, die Mantisse um ein Bit nach rechts zu verschieben (oder nach unten zu übertragen) und eines dem Exponenten zuzuaddieren; und (3-2)' Die zweite Maßnahme besteht darin, die Mantisse M in 2 -2 auszudrücken und keine Kompensation für den Exponenten durchzuführen. Da diese Maßnahme, wie weiter unten, im Zusammenhang mit einem Ausführungsbeispiel erläutert wird, mit einem Exponenten-Überlaufkompensationsschaltkreis durchgeführt werden kann, kann der

- 9 _ ."■■■-."■

Aufbau äes Schaltkreises vorteilhafter ausgelegt werden als bei der ersten Maßnahme.

Figur 2 zeigt in einem Blockschaltbild den Aufbau eines Ausführungsbeispieles für einen Gleitpunkt-Multiplizierschaltkreis der vorliegenden Erfindung, der gemäß dem voranbeschriebenen Konzept aufgebaut ist.' Der Schaltkreis der vorliegenden Erfindung weist einen ersten und einen zweiten arithmetischen Schaltkreis I bzw. II auf. Der erste arithmetische Schaltkreis I ist ein Schaltkreis zum Feststellen der Gleitpunkt-Multiplikation und des Überlaufes und zum Ausführen der Kompensationen eines Exponenten und einer Mantisse aufgrund des Mantissenüberlaufes. Der zweite arithmetische Schaltkreis II ist ein Schaltkreis zur Ausführung der Kompensationen eines Exponenten und einer Hantisse in Folge von Exponentenunterlauf. Bei der vorliegenden Erfindung jedoch ist der Kompensationsschaltkreis für Exponentenunterlauf, d.h. der zweite arithmetische Schaltkreis II so gestaltet, daß er als arithmetischer Schaltkreis zum Addieren des Ausgangs des ersten arithmetischen Schaltkreises Γ und eines anderen Eingangs A-. (der aus einer Mantisse Ig und einem Exponenten £_1n zusammengesetzt ist) arbeitet und die Gleitkomma-Arithmetik und die Festkomma-; ■ Arithmetik durchführt. Die Betriebsweise des jeweiligen . Schaltungsaufbaus wird im folgenden beschrieben.

Einem arithmetischen Gleitpunkt-Multiplizierer 1 werden als Eingangssignale I. und £~ Signale zugeführt, die den Mantissen M₁ .und M„ der beiden Zahlen A₁ und A„ entsprechen, die einen Bitaufbau entsprechend der Figur 1 besitzen. . Der Multiplizierer 1 zeigt als Ausgangssignal Jl₁- das Erg.ebnis der Addition M (einschließlich im Fall von "Fluß").

Auf der anderen Seite werden die Signale,-· die den Exponenten e., und e~ der obigen beiden Zahlen A₁ und A~ entsprechen, als Eingangssignal Z-. bzw. £. einem arithmetischen Gleitpunkt-Addierer 2 zugeführt. Der Addierer 2 zeigt als-AuS-- gangssignale £_fi das Ergebnis der Addition e (einschließlich

.':: :· ' : : νΓ: -,3H3223

- 1Ο - ·

des Falles von "Fluß").

Das Iiczuyszc'ichcn 4 bezeichnet einen Überlaufde-Lektor- und Kompensationsschaltkreis zum Feststellen des Flusses des Exponenten e und zum Kompensieren des Exponenten bei Exponentenüberlauf. Der Überlaufdetektor- und Kompensationsschaltkreis 4 liefert nicht nur Signale C„, C_MO und C„_T, welche anzeigen, daß der Exponent e 2 ist, nicht kleiner als.2 ist (im Fall von Exponentenüberlauf) bzw. kleiner als -2 ist (im Fall von Exponentenunterlauf) wenn die den Exponenten .anzeigende Bitlänge η (= 4 in dem Ausführungsbeispiel) ist, sondern auch den kompensierten Exponenten e_n wenn der Exponent e nicht kleiner ist als 2

Das Bezugszeichen 14 bezeichnet einen Umschalter-Schältkreis für den Wechsel zwischen Gleitpunkt-Multiplikatio.n und Festpunkt-Multiplikation nach Maßgabe eines Steuersignals B. Der Umschalter-Schaltkreis 14 ist vorgesehen, um den Schaltkreis der vorliegenden Erfindung auch als arithmetischen Festpunktschaltkreis zu verwenden.

Figur'3 zeigt den Schaltungsaufbau des Addierers 2,

2Ö des Überflußdetektors und des Kompensationsschaltkreises 4 und des bereits.beschriebenen Umschalter-Schaltkreises

3 2 1 14. In der Figur 3 bezeichnen: 1^-2 , SL~-2 , SL -2 und

0 j j j

l-y-2 die vier Bitsignale, die zu dem Eingang A₁ gehören und

3 2 ί Ο die den Exponenten e,. haben; Ha~2 , £.-2 / ^₄~2 und JL₄-"2 bezeichnen die vier Bitsignale, die zu dem Eingang A₉ gehö-

3 2 T ren und den Exponenten e₂ haben; &g-2 , £_g-2 , &g~2 und £β~2 bezeichnen die Ausgangssignale des Addierers 2, also diejenigen vier Bitsignale, die den Exponenten e haben; C, bezeichnet ein Übertragungssignal· für eine Unter-Drei-Bit-Addition. Ein ODER-Schaltkreis 16 und ein UND-Schalt-

kreis 17 sind Schaltkreise, die feststellen, daß der Exponent e des Produktes A nicht kleiner als 2ⁿ (im Fall· von Exponentenüberfluß) ist, so daß der Ausgang C_Mn zu "1" wird,· wenn &'o-2 und Ü.-2 im Wert "0" haben und das Übertragungssignal C₃ "1" ist (d.h. C_MQ = (£₃~2³) + U₄~2³)-C₃).

Ein ODER-Schaltkreis 18 und ein UND-Schaltkreis 19 dienen zur Feststellung, daß der Exponent e nicht größer ist als -8 (im Fall von Exponentenunterlauf J, so daß der Ausgang C_MÜ zu "1" wird, wenn £₃~2³ und £₄~2³ "1" sind und C₃ "0" ist. Ein UND-Schaltkreis 20 ist ein Schaltkreis zur Feststellung, daß der Exponent e 2ⁿ ist (d.h. 8 für η = 4), so daß er am Ausgang das Signal "1" hat wenn C ¹M" ist

? 1O und jedes der Signale £^-2 , ü_c-2 und l_c-2 "0" sind .

Q_ O D

(d.h. C- (£,-2^) · (£_c-2¹) · (£_C-2^U) = "1"). Ein UND-Schalt-

JYL(J D D D

kreis 21 und ODER-Schaltkreise 22, 23 und 24 kompensieren des Exponenten e zu e-_ = "0111", wenn der Exponent nicht

ή— 1
kleiner ist als' 2 . - (=8). Der arithmetische Gleitpunkt- und Festpunkt-Umschalter 14 wird eingesetzt,, wenn die arithmetischen Typen verändert werden, so daß das Steuersignal B "1" ist im Fall der Gleitpunkt-Arithmetik und dadurch, die UND-Schaltkreise 25, 26 und 27 leitend macht und die Signale C_Mn, C und C_R durch die passieren läßt. Im Fall von Festpunktarithmetik ist das Steuersignal B ¹¹O"', so daß die Signale C , C„_o und Cg blockiert sind. Figur 4 ist ein Schaltbild für einen Überlaufdetektor- und Kompensationsschaltkreis 3 nach Figur 2, an dessen Eingänge die in Figur 3 dargestellten Signale C _ und C„ angelegt sind, wobei die'MSB £..-2 und £„-2 der beiden Ein- gangssignale £₁ und £_o miteinander-multipliziert werden

0 ' -1 · sollen, und wobei Signale £,--2 und £_ς~2 ,- - -, und

—15
£j--2 mit 16 Bits erzeugt werden, d.h. der Ausgang C des Multipliers 1 .' Ein logi scher Schaltkreis 29 besteht aus Invertern 30, 33 und 35, aus Antivalenzgliedern (exclusiven ODER-Gattern) 31 und 39, NICHT-UND-(NAND)-Kreisen 3.2 und 37, NOR-Schaltungen 34 und 38 und einer ODER-Schaltung 36, wobei diese Schaltung 29 die verschiede-en Zustände des Ergebnisses der Multiplikation beurteilt und danach die UND-Gatter 41 bis 44 ein- 'und ausschaltet. ODER-Schaltungen 51 bis extrahieren die Ausgänge jener UND-Gatter und liefern Bit-

signale £_?-2~¹, Ι_η-2~² _f - - - £_?-2~¹⁵, welche die kompen-

^:- 3U3223

sierten Mantissen ausdrücken. Der Ausgang £7-2 eines Inverters 40 wird das MSB-Signal der Mantisse.

■ Unter Bezugnahme auf die Figuren 3 Und 4 wird aufgrund der insoweit beschriebenen Schaltkreise das Signal C_MO zu "1", wenn der Exponent nicht kleiner als 8 ist (d.h. im Fall von Exponentenüberlauf), so daß die Exponenten e_Q (d.h. Ä₈-2³, £₈-2², Äg-2¹ und Ag-2°) zu "0111" (+7) werden. Für die Mantissen ergibt sich: Ist C_M_ "1" und nicht normalisiert, so nimmt der NAND-Schaltkreis 37 "1" an'um die UND-Gatter 41-1, 42-V, - - -, und 44-1 zu wenden (vgl. Figur .4) . I.st das MSB l^~2° ¹¹O" oder "1", so nehmen

die Ausgangsbits £_?-2°, Ι_η-2~^Λ , £_?-2"², , und £_?-2~¹⁵

mit kompensierten Mantissenwerte an, die die maximalen

absoluten Werte besitzen, wie z.B. 0.11111- — 1 oder

T5 1.000 - - - 0, für von -1 verschiedene Mantisseneingänge.

Ist jedoch der Exponent e 2ⁿ (= 8) und die Mantisse ' nicht normalisiert, d.h. wenn C_MO und Co "1" sind und wenn die Vorzeichen von 1^-2 und £,--2 identisch sind, so werden durch, den logischen Schaltkreis 29 die UND-Gatter 41-3, 42-3 usw. gewendet, so daß die Mantisse nur um ein Bit nach links verschoben wird.

Für den Exponenten e, der durch -8 = e < 7 definiert

ist, findet kein Überlauf statt, so daß der Ausgang £_fi des

3 2

Addierers 2 des Exponenten als £_Q (£_o-2 , £_o-2 , - - -, und

0 · 8

■ &o~2 ) extrahiert wird, wodurch der Exponent nicht norma-■ lisiert wird. '

In den einzelnen voran beschriebenen Fällen findet ein Mantissenüberfluß statt, wenn beide Mantissen M₁ und M^ der beiden Eingänge A₂ und A₂ "1.000 - - - 0" (-1) sind. Diese Feststellung wird durch den NAND-Schaltkreis 32 der Figur 4 durchgeführt, so daß die kompensierten Mantissenausgänge. U,-2°, £₇-2~², , JL-2~¹⁵ zu "0.1111 1"

0 15- '

(=2 - 2 ) werden, wenn festgestellt wird, daß (£.,-2°) · (Jl₂-2°) · U₅-2°) "1" ist.

Im folgenden wird der Kompensationskreis im Fall von Exponentenunterlauf beschrieben, d.h., wenn der Exponent e

kleiner ist als -2ⁿ .

Wenn das arithmetische Ergebnis des Gleitpunkt-Multiplizierers direkt herausgeholt werden soll, so genügt es; die Mantisse nach rechts um (-2ⁿ -e) Bits nach rechts zu verschieben (oder nach unten zu übertragen) für einen Minimalwert -2 , der durch den Exponenten angezeigt werden kann. Da aber in den meisten Fällen im Ergebnis des ersten arithmetischen Kreises I ein dritter Eingang A₃ addiert wird, wird die Ausführungsform in Figur 2 auf einen .Fall gerichtet, bei dem die Kompensation von Exponentenunterfluß durch den zweiten arithmetischen Schaltkreis II im Verlauf der Addition des dritten Eingangs A₃ (&q und ^₁₀) durchgeführt wird. ' · ' .

Der Ausgang A des Multiplizierers I und der dritte Eingang A₃ sind in Gleitpunkten ausgedrückte Zahlen und werden durch die folgenden Gleichungen gegeben: . · .

A = M_D·2 ; und

Wird nun angenommen, daß die beiden Zahlen A und A₃' in der Beziehung von α > β addiert werden, so ist das Ergebnis der Addition Z durch die folgende Gleichung auszudrücken:

Z = A + A₃ = [Μ_α + Μ_β·2"^(α~^β)]·2^α. ·

In Figur 5 sind die Mantissen M_R. und M als Jl₇ bzw.£„ zu einem Mantisseneingangsbus-Umschalter 5· addiert. Die Exponenten β und α werden als £g bzw.A₁ einem Exponentenkompensationsschaltkreis 6, einem Exponentenvergleichsschaltkreis und einem Mantissenumschalterkreis 13 addiert. Der Exponentenvergleichsschaltkreis 11 vergleicht die Große der obigen Exponenten α und β und addiert das Ergebnis des Vergleichs I- ₇ als Signal I-^ über einen Exponentenvergleichs-Kompensationsschaltkreis 12 zu den obigen Umschaltern 5 und 13 und einem Subtrahierer 7. Hierbei gilt Jt₁₇ = 0 für α > β. Der obige Mantisseneingangsbus-Umschalter 5 erzeugt bei £--,. die Mantisse M , die den größeren Exponenten α

-^r> entspricht, unc! bei £₁₄ die Mantisse M„, die» dem kleineren

-V. r' I VO J.3U3223

-Vf-

Exponenten β entspricht, und addiert sie zu einem Verschiebungs-Schaltkreis 9. Andererseits erzeugt der Exponenteneingangsbus-Umschalter 13 den größeren Exponenten α und addiert ihn in einem anderen Schaltkreis (nicht dargestellt). Der Subtrahierer 7 erhält die Exponenten α und ß- als Zweierkomplement-Ausdruck, so daß er |a - ß| rechnet und das arithmetische Ergebnis in binärer Ausdrucksweise ausgibt. Dieser Ausgang wird über einen Verschiebungskompensationsschaltkreis·8 und einen arithmetischen Umschalter 15 dem

.10 obigen Verschiebungsschaltkreis 9 zuaddiert, so daß die Mantisse M„ nach rechts um die Bitlänge (α - β) verschoben wird. Das Signal ^₁-3, das durch den Verschiebungskreis 9 ' verschoben wird, wird dem Signal Ä-g (= M ) durch den Festpunktaddierer addiert", so daß der Subtrahierer als Ausgangssignal das Ergebnis der Addition M + M₀·2 erzeugt.

Ot ρ

Bei. dom bisher beschriebenen Aufbau sind der Exponentenkompensationsschaltkreis 6, der Exponentenvergleichs-Kompensationsschaltkreis 12 und der Verschiebe-Kompensationsschaltkreis 8 geeignet, die Exponentenkompensationsfunktion für Exponentenunterlauf auszuführen, wenn ein solcher Exponentenunterlauf in dem Exponenten M„ des voran erwähnten arithmetischen Gleitpunktmultiplikationsschaltkreises auftritt, d.h., wenn C_MU "1" ist; der konkrete Aufbau wird unter Bezugnahme auf· Figur 5 beschrieben.

Vor■der Beschreibung des Schaltkreises nach Figur 5 wird das Prinzip seiner Wirkung nachfolgend beschrieben.

. Der Exponent des Ausgangs des arithmetischen Schaltkreises 1 wird hier als 3 = iß·,, ß₂/ ^₁, ß_n) bezeichnet, der wahre Wert des Exponenten mit e. Hierzu identisch bezeichriet β den Ausgang im Fall von Unterlauf. Demgegenüber wird der Exponent des anderen Eingangs als α = {α.,, α,,, α-, α_ο) bezeichnet (was durch £₁ ausgedrückt wird).

Exponenten'unterlauf tritt auf bei ßo'Cjurj ⁼ "1"· Dabei ist, da e < - 8 und β = 0 in den Zweierkomplementausdruck von vier Bit ist, e < ß. Folglich muß, wenn C_M 1 ist,

AS

die Kompensation des Exponentenvergleichs ausgeführt werden, um die Exponenten der beiden Eingänge anzuordnen, ist es notwendig, (α - e) abzuleiten, was durch die folgende Gleichung ausgedrückt wird:
α - e = α - (-16 + β) = (α+ 8}.- (-8 + β).

Da α und β durch die folgenden Gleichungen gegeben sind: - 8 * α * 7,
.0 J β i _7f< ·

0 = α + 8 = 15 und

. -8=-8+»=-1_f

gelten die folgenden Ungleichungen: ct + 8>-8 + ß, und

1 = α - e = 23. · ·

Da andererseits die Eingangsdaten i. ~. für den S cn al tkreis 9 zur MantiBsen-Rochts-Vürschicbung durch die Ciloichunc] 0 = £-0 = 15 beschränkt sind, sind die f.olge.nden Kompensationen erforderlich . . '· α - e< 16, ^₁₃ = α - e, und

α - e = 16, Jl₁₃ = 15. '

Werden die obigen Gleichungen durch die logischen Symbole für den Schaltkreisaufbau ausgedrückt, so werden die Ausdrücke (α + 8) und (-8 + ß) der Gleichung' in Zeile durch die folgenden Gleichungen ausgedrückt:

(α + 8) = { (α₃© 1)α₂α₁α₀} ' ■

. = {(a₃©C_MU)a_2aia₀},

wobei {} eine Serie von Bits bedeutet, (et? ® Cu,_TT-) und a» das MSB bzw. das LSB bedeuten; die Gleichung in Zeile 24 ist kein Zweierkomplementausdruck, sondern ein binärer Ausdruck; und '·■■"" · (-8 + ß) = {(1 + O) ß₂ B₁ ß₀ ( ß₃ = 0) ' -·- .

= {(ß₃ + C_MÜ) ß₂ B₁ ß₀

wobei diese Gleichung die Zweierkomplement-Äusdrucksweise hat.

Werden χ und y eingeführt, die durch die folgenden Gleichungen gegeben sind: · ■

- 31 A32

^{X = (C}MÜ^(±)a3^{) = α}3

y ^{= (c}mu ⁺ ^ ⁼⁰'

so sind die Bedingungen für die Gleichungen auf Seite 14, Zeilen 18 und 19 derart, daß die Gleichung auf Seite 14, Zeile 18 gilt, wenn das durch die folgenden Gleichungen

definierte C "0" ist, wohingegen die Gleichung auf Seite 14, Zeile 19 gilt, wenn C "1" ist:,
C = {x-y + (X0y)-C₂}-C_MU

^{X U}2 SlU. . .

3 2 . In Figur 5 entsprechen die Signale i,_g-2 , Ä_g-2 , . Äp-2 und £_ft-2 den obigen £L, ß₉, ^₁ und β ; die Signale

3 2 ■ 1 0

£_lo~2 , £_1O~2 , 1.-2 und &-i_o-2 entsprechen den obigen α,, α₂, α- und α . Ein Antivalenzglied.(Exelusiv-ODER-Schaltkreis) 55 führt die Berechnung des Ausdrucks (ou + C„_n), der in der Gleichung auf Seite 14, Zeile 25 auftritt, aus, und eine ODER-Schaltung 56.berechnet den . Ausdruck (ß'₃ + C) , der in der Gleichung S. 14, Zeile 1 auf tritt. Der•Exponentenvergleichs-Kompensationskreis 12 schaltet einen Schalter S₁ und einen Schalter S₂ aus, wenn C = 1 ist, wodurch das Signal £.. „ auf "0" reduziert wird. Dieses ist für C_M = "0" umgekehrt, so daß

das- Siqnnl '£_1O y.u "■!." wird. Der Subtrahierer 7 liefert Io I /

den Wert (ot - e) . In dem Verschiebungskompensationskreis 8 wird die Bedingung C der vorangehenden Gleichung S. 15, Z.

25- 9 durch einen UND-Schaltkreis 57 beurteilt, so daß der Ausgang "1" bei einer Verschiebung von mehr als"16 erscheint. Damit wird der Wert 15 als Verschiebungssignal I. ₃ für α - e = 16 gesetzt, wogegen der Wert (α - e) als das Signal £o für α - e < 16 gesetzt wird.

Obwohl sich die vorangehende Beschreibung auf den Fall richtete, bei dem die Kompensation von Exponentenunterlauf während der Addition und Substraktion des verbleibenden Eingangs Α., durchgeführt wird, genügt es, daß die Daten der • Mantisse £_g des Eingangssignals A^ zu O gesetzt wird, wo-

-3143723

hingegen die Daten I- von denselben zu -8 gesetzt werden,
in dem Fall, daß das Ergebnis der Multiplikation der beiden Dateneingänge A-, und A~ direkt als Ausgang des zweiten

arithmetischen Schaltkreises 2 herausgeholt werden soll. Es

— 8
gilt insbesondere (000 ---0) χ 2 = 0, und dies ist

der um 0 addierte- Ausgang, so daß das Produkt A der beiden Eingänge A.. und A₂ erhalten wird. . ;

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Leerseite

Claims (7)

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   SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK

   MARIAHILFPLATZ 2 & 3, MÖNCHEN 90 .· POSTADRESSE: POSTFACH 95 Ol 6O, D-800O MÖNCHEN 95

   HITACHI, LTD. 30. Oktober 1981

   HITACHI DENSHI KABUSHIKI KAISHA

   DEA-25 603 .

   Gleitpunkt-Multiplizierschaltkre'is

   PATENTANSPRÜCHE

   Mj Gleitpunkt-Multiplizierschaltkreis mit einem Multiplizierer (1) zum Multiplizieren der Mantissen zweier Zahlen, die mit einem Gleitpunkt im Zweierkomplement ausgedrückt sind, ■

   einem Addierer 2 zum Addieren des Exponenten dieser Zahlen, gekennzeichnet durch ■

   einen Detektorschaltkreis (16-20, 29) zum Feststellen■von Über- und/oder Unterlauf nach Maßgabe der Eingangs- und Ausgangssignale von wenigstens dem Multiplizierer oder auch dem Addierer, und durch einen Kompensationsschaltkreis (21-24, 41-44, 51-54) zum Kompensieren von wenigstens einem Ausgang des Multiplizierers oder auch des Addierers nach Maßgabe des Ausgangs des Detektorschaltkreises.

   ·:> -3H3223
2. 2. Gleitpunkt-Multiplizierer nach Anspruch 1, dadurch gekennzeichnet , daß der Detektorschalt-

   • kreis wenigstens eines aus der Gruppe von Exponentenüberlauf,. Exponentenunterlauf und Mantissenüberlauf feststellt.
3. 3. Gleitpunkt-Multiplizierer'nach Anspruch 2, dadurch gekennzeichnet, daß der Detektorschaltkreis ein Schaltkreis ist zum Feststellen, daß der Ausgang des

   .· Addierers .2 oder kleiner als 2 + 1' ist (wobei η ganz und nicht kleiner als 2 ist), wenn die ausgedrückte Bitlänge des Addierers η ist, und daß der Kompensationsschaltkreis teilweise dahinwirkt, den Ausgang des Addierers zu.2 zu kompensieren und den Ausgang des Multiplizierers um ein Bit nach links zu verschieben, wenn der Detektorschaltkreis feststellt, daß der Ausgang des Addierers 2 ist 'und wenn der Ausgang des Multiplizierers nicht normalisiert ist (im Fall von Fluß des ersten Exponenten),und teilweise den Ausgang des Addierers zu 2 — 1 zu kompensieren und den Λ1>5:ο \ ut WtM I <lo<5 ■Aunqanq.': flor, MuI L \ pl tzj orc-i-R zu maxi — malisieren ohne dessen Vorzeichenbit zu verändern, wenn der Ausgang des Addierers nicht kleiner als 2 +1 ist oder wenn der Ausgang des Multiplizierers normalisiert ist und der Ausgang des Addierers 2 ist.
4. 4. Gleitpunkt-Multiplizierer nach Anspruch 2, dadurch q r k ο Ii Ii ·/. ο i c h η c i , daß der not cktorschal tkreis

   ein Schaltkreis ist zum Feststellen, daß der Ausgang des Addierers kleiner als -2 ist (im Fall.von Unterlauf), und daß der Kompensationsschaltkreis den Ausgang des Multiplizierers nach links um (-2 - e) Bits verschiebt und den Ausgang des Addierers zu -2 ' kompensiert, wenn der Detektorschaltkreis Unterlauf feststellt. ' ·
5. 5. ■Gleitpunkt-Multiplizierer nach Anspruch 2, dadurch gekennzeichnet , daß der Detektorschaltkreis ein Schaltkreis ist zum Feststellen von Mantissenüberlauf des Multiplizierers und daß der Kompensationsschaltkreis den Ausgang des Multiplizierers um ein Bit nach rechts verschiebt und eins dem Ausgang des Addierers"zuaddiert, wenn der Detektorschaltkreis Mantissenüberlauf feststellt.'
6. 6. Gleitpunkt-Multiplizierer nach Anspruch 2, dadurch gekennzeichnet , daß der Detektorschaltkreis Mantissenüberlauf des Multiplizierers feststellt,und daß der Kompensationsschaltkreis den Ausgang des Multiplizierers

   positiv maximaIisiert. ■·
7. 7. Gleitpunkt-Multiplizierer nach Anspruch 4, dadurch gekennzeichnet > daß der Kompensationsschaltkreis ein arithmetischer Schaltkreis zum Addieren der Ausgänge des Multiplizierers und des Addierers sowie von dritten Eingangsdaten ist und die Kompensationen eines Exponenten und einer Mantisse ausführt»