JPH0283728A - 浮動小数点乗算装置 - Google Patents
浮動小数点乗算装置Info
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- JPH0283728A JPH0283728A JP23716188A JP23716188A JPH0283728A JP H0283728 A JPH0283728 A JP H0283728A JP 23716188 A JP23716188 A JP 23716188A JP 23716188 A JP23716188 A JP 23716188A JP H0283728 A JPH0283728 A JP H0283728A
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- 239000000047 product Substances 0.000 claims abstract description 22
- 239000013067 intermediate product Substances 0.000 claims abstract description 18
- 238000004364 calculation method Methods 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims 2
- 238000010606 normalization Methods 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 2
- 208000023514 Barrett esophagus Diseases 0.000 description 1
- 101100243951 Caenorhabditis elegans pie-1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル計算機の浮動小数点乗算装置に関し、
特に指数部のオーバーフローまたはアンダーフローの検
出と積の算出を高速に行う乗算装置に関する。
特に指数部のオーバーフローまたはアンダーフローの検
出と積の算出を高速に行う乗算装置に関する。
従来の浮動小数点乗算では、浮動小数点数で表現された
乗数と被乗数のそれぞれについて、仮数部の最上位桁に
ゼロでない値が入るまで桁単位で左シフトし、該シフト
桁数を指数部から減する正規化を行ってから浮動小数点
乗算、すなわち、指数部の加算と仮数部の乗算が行われ
、この結果求まった中間積の仮数部の最」−桁がゼロで
ある場合には、左へ１桁シフ１〜し、中間積の指数部を
１だけ減している。このため、計最大３回のシフト演算
と指数部の減算が必要とされる。
乗数と被乗数のそれぞれについて、仮数部の最上位桁に
ゼロでない値が入るまで桁単位で左シフトし、該シフト
桁数を指数部から減する正規化を行ってから浮動小数点
乗算、すなわち、指数部の加算と仮数部の乗算が行われ
、この結果求まった中間積の仮数部の最」−桁がゼロで
ある場合には、左へ１桁シフ１〜し、中間積の指数部を
１だけ減している。このため、計最大３回のシフト演算
と指数部の減算が必要とされる。
また、乗算結果の指数オーバーフロー、指数アンダーフ
ローを判定する場合に１〜７ビツ１−の指数部の」〕位
に２ビット拡大して９ピツＩ〜幅として指数部を演算し
、９ヒソｊ−のうちの上位２ヒソ１への値を用いて判定
を行っている。このため、乗算の指数部演算は１バイト
幅では足らす、４ハイド幅の演算器を用いて演算するた
め、種々のオーバーヘッドがか＼る。以下、具体例につ
いて説明する。
ローを判定する場合に１〜７ビツ１−の指数部の」〕位
に２ビット拡大して９ピツＩ〜幅として指数部を演算し
、９ヒソｊ−のうちの上位２ヒソ１への値を用いて判定
を行っている。このため、乗算の指数部演算は１バイト
幅では足らす、４ハイド幅の演算器を用いて演算するた
め、種々のオーバーヘッドがか＼る。以下、具体例につ
いて説明する。
正規化７．％動小数点は政敵か止か負かを刀くず符号、
指数部、仮数部からなる。以上、符号はｌビットてＯは
止、］は負を示し、指数部は７ヒノＩ〜でエフセス６４
表現で表わされ、仮数部は２４ピノｌ〜である浮動小数
点数を例にとる。第２図はエフセス６４表現の具体例で
ある。
指数部、仮数部からなる。以上、符号はｌビットてＯは
止、］は負を示し、指数部は７ヒノＩ〜でエフセス６４
表現で表わされ、仮数部は２４ピノｌ〜である浮動小数
点数を例にとる。第２図はエフセス６４表現の具体例で
ある。
指数演算では、乗数、被乗数をそれぞれ右に２４ビット
シフ１へしてワークレジスタＷＫＯ，ＷＫ１に格納する
。こうすることにより、指数部はワークレジスタの右端
に格納され、その」１位３バイ１〜にはセロか格納され
る。その後、４バイ１〜幅加算器にてＷＫＯ＋ＷＫ土を
行い、その結果をＷＮ２に格納する。−・方、仮数部の
乗算を行い、その結果について正規化が必要かチエツク
し、必要ならば積の仮数を左へ１桁シフ１〜すると＼も
に、ＷＮ２−１を実行する。このときの指数部（すなわ
ちＷＮ２の値）のとりうる値を第３図に示す。第３図か
らＷＮ２の第２３３ヒノト力叫のとき指数アンターフロ
ーと判定し、第２３ビットかＯでかつ第２４ヒノ１−が
１のとき指数オーバーフローと判定すればよい３、 なお、浮動小数点演算として関連するものには、例えば
特開昭６２−４９５４０号公報が挙げられる。１ 〔発明が解決しようとする課題〕 ：３ −４−記従来技術は、浮動小数点乗算処理に、１いて、
正規化を最大３回行い、かつ指数オーバーフロー指数ア
ンダーフロー判定のため４バイト幅加算器を使用するの
で、指数部を例えば右に２４ピッｌ−もシフｌ−する必
要があり、演算スピード向−１−のネックとなっている
。
シフ１へしてワークレジスタＷＫＯ，ＷＫ１に格納する
。こうすることにより、指数部はワークレジスタの右端
に格納され、その」１位３バイ１〜にはセロか格納され
る。その後、４バイ１〜幅加算器にてＷＫＯ＋ＷＫ土を
行い、その結果をＷＮ２に格納する。−・方、仮数部の
乗算を行い、その結果について正規化が必要かチエツク
し、必要ならば積の仮数を左へ１桁シフ１〜すると＼も
に、ＷＮ２−１を実行する。このときの指数部（すなわ
ちＷＮ２の値）のとりうる値を第３図に示す。第３図か
らＷＮ２の第２３３ヒノト力叫のとき指数アンターフロ
ーと判定し、第２３ビットかＯでかつ第２４ヒノ１−が
１のとき指数オーバーフローと判定すればよい３、 なお、浮動小数点演算として関連するものには、例えば
特開昭６２−４９５４０号公報が挙げられる。１ 〔発明が解決しようとする課題〕 ：３ −４−記従来技術は、浮動小数点乗算処理に、１いて、
正規化を最大３回行い、かつ指数オーバーフロー指数ア
ンダーフロー判定のため４バイト幅加算器を使用するの
で、指数部を例えば右に２４ピッｌ−もシフｌ−する必
要があり、演算スピード向−１−のネックとなっている
。
本発明の目的は、浮動小数点乗算における演算スピード
を向１−させることにある。
を向１−させることにある。
−１−記目的を達成するために、本発明は乗数と被乗数
のそれぞれの指数部の上位に１ピツＩ〜の指数拡張部を
イ・１加した長さの演算幅を持つ指数部演算用加減算器
と、乗数と被乗数のそ扛それの仮数部を入力とし、乗数
と被乗数のそれぞれの仮数部のデータ幅の和以上の出力
幅で乗数と被乗数の積を丸めることなく出力する仮数部
演算用乗算器と、−１−記仮数部演算用乗算器の出力幅
と同しかそれ以−１−の演算幅をもつシフタと、−１−
記仮数部演算用乗３つ器の出力の先頭から連続するゼロ
の桁数を検出する回路と、１−記指数部演算用加減算器
の出力の第Ｏビットと第１ピツ１への値の排他的論理和
を出力する回路を設ける。
のそれぞれの指数部の上位に１ピツＩ〜の指数拡張部を
イ・１加した長さの演算幅を持つ指数部演算用加減算器
と、乗数と被乗数のそ扛それの仮数部を入力とし、乗数
と被乗数のそれぞれの仮数部のデータ幅の和以上の出力
幅で乗数と被乗数の積を丸めることなく出力する仮数部
演算用乗算器と、−１−記仮数部演算用乗算器の出力幅
と同しかそれ以−１−の演算幅をもつシフタと、−１−
記仮数部演算用乗３つ器の出力の先頭から連続するゼロ
の桁数を検出する回路と、１−記指数部演算用加減算器
の出力の第Ｏビットと第１ピツ１への値の排他的論理和
を出力する回路を設ける。
乗数と被乗数の指数部の１−位に１ピツ１への拡張指数
部を付加すると＼もに、そのビン１〜をゼロにセットシ
た後、その指数部を指数部演算用加減算器に人力する１
、指数部演算用加減算器では、入力された両指数部を加
算すると＼もに、指数値が偏位を加えて表現されていれ
ば（例えばエフセス６４表現）、加算値からその偏位だ
け減しる。一方、乗数と被乗数の仮数部は正規化せずに
仮数部演算用乗算器に人力され、その積が丸められるこ
となく出力される。乗数と被乗数とはもに１に規化され
ていないため、・般にこの積の上位には数桁のゼロが連
続する。
部を付加すると＼もに、そのビン１〜をゼロにセットシ
た後、その指数部を指数部演算用加減算器に人力する１
、指数部演算用加減算器では、入力された両指数部を加
算すると＼もに、指数値が偏位を加えて表現されていれ
ば（例えばエフセス６４表現）、加算値からその偏位だ
け減しる。一方、乗数と被乗数の仮数部は正規化せずに
仮数部演算用乗算器に人力され、その積が丸められるこ
となく出力される。乗数と被乗数とはもに１に規化され
ていないため、・般にこの積の上位には数桁のゼロが連
続する。
次に、この積の−１−位から連続するセロの桁数を、仮
数部演算用乗算器の出力の先頭から連続するセロの桁数
を検出する回路を用いて検出する５、シフタに、１−配
積と桁数を入力し、桁数分だけ積を左にシフＩ−するこ
とにより積の正規化を行うと＼もに、先に求めておいた
指数部と上記桁数を指数部演算用加減算器に入力し、指
数部から上記桁数を減算することにより、正規化による
指数部への補正を行う。補正後の指数部の第Ｏビットが
１のとき、指数オーバーフローか指数アンダーフローが
発生することがわかる。また、指数オーバーフローか指
数アンダーフローのいずれが発生する可能性があるかは
、指数補正前の指数部の第Ｏビットおよび第１ビットの
値の排他的論理和の値で判定できる。すなわち、上記排
他的論理和の値が１のとき指数オーバーフローが起こる
可能性があると判定できる。これは、正規化による指数
部の補正が指数部を減らす方向にしか起こりえず、かつ
。
数部演算用乗算器の出力の先頭から連続するセロの桁数
を検出する回路を用いて検出する５、シフタに、１−配
積と桁数を入力し、桁数分だけ積を左にシフＩ−するこ
とにより積の正規化を行うと＼もに、先に求めておいた
指数部と上記桁数を指数部演算用加減算器に入力し、指
数部から上記桁数を減算することにより、正規化による
指数部への補正を行う。補正後の指数部の第Ｏビットが
１のとき、指数オーバーフローか指数アンダーフローが
発生することがわかる。また、指数オーバーフローか指
数アンダーフローのいずれが発生する可能性があるかは
、指数補正前の指数部の第Ｏビットおよび第１ビットの
値の排他的論理和の値で判定できる。すなわち、上記排
他的論理和の値が１のとき指数オーバーフローが起こる
可能性があると判定できる。これは、正規化による指数
部の補正が指数部を減らす方向にしか起こりえず、かつ
。
その補正値も、乗数、被乗数が良精度の場合でも、たか
だか２７であるため、補正前に指数オーバーフローが起
こる可能性があると判定されたときに（すなわち上記排
他的論理和の値が１のときに）、正規化による補正を行
って指数アンダーフローになることは起こり得す、また
、指数アンダーフローが起こる可能性があると判定され
たときに（すなわち上記排他的論理和の値がＯのときに
）、正規化による補正を行って指数オーバーフローにな
ることは起こり得ないことによる。
だか２７であるため、補正前に指数オーバーフローが起
こる可能性があると判定されたときに（すなわち上記排
他的論理和の値が１のときに）、正規化による補正を行
って指数アンダーフローになることは起こり得す、また
、指数アンダーフローが起こる可能性があると判定され
たときに（すなわち上記排他的論理和の値がＯのときに
）、正規化による補正を行って指数オーバーフローにな
ることは起こり得ないことによる。
以上により、乗数、被乗数について正規化を行わずに最
後の１回の正規化のみで乗算が可能となり、かつ、オー
バーフロー、アンダーフローの判定を１バイト加減算器
で行い、また、オーバーフローとアンダーフローのいず
れが発生し得るか最終の積が求まる以前に判明している
ので、乗算処理の速度を大幅に向上することができる。
後の１回の正規化のみで乗算が可能となり、かつ、オー
バーフロー、アンダーフローの判定を１バイト加減算器
で行い、また、オーバーフローとアンダーフローのいず
れが発生し得るか最終の積が求まる以前に判明している
ので、乗算処理の速度を大幅に向上することができる。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例の構成図である。１０と１１
は中間積格納仮数部格納レジスタ、２０はシフト回路、
２１は仮数部演算器、３０は正規化前の被乗数およびそ
の倍数を格納するレジスタ群、４０は乗数格納レジスタ
、５０は乗数格納レジスタ４０の最下位４ビットの値に
よりレジスタ群３０の１つを選択する倍数選択回路、６
０は乗＝７ 数を右に４ビットシフトするシフタ、７０は乗数の指数
部の上位に１ビットの０を付加した８ビット幅のレジス
タ、８０は被乗数の指数部の上位に１ビットのＯを付加
した８ビット幅のレジスタ。
は中間積格納仮数部格納レジスタ、２０はシフト回路、
２１は仮数部演算器、３０は正規化前の被乗数およびそ
の倍数を格納するレジスタ群、４０は乗数格納レジスタ
、５０は乗数格納レジスタ４０の最下位４ビットの値に
よりレジスタ群３０の１つを選択する倍数選択回路、６
０は乗＝７ 数を右に４ビットシフトするシフタ、７０は乗数の指数
部の上位に１ビットの０を付加した８ビット幅のレジス
タ、８０は被乗数の指数部の上位に１ビットのＯを付加
した８ビット幅のレジスタ。
９０は指数部演算器、１００は先頭ゼロ桁カウント回路
、１１０は排他的論理和回路である。
、１１０は排他的論理和回路である。
初期設定として、レジスタ１０．１１にはオールゼロを
セットしておく。乗数格納レジスタ４０の最下位４ビッ
トの値によりレジスタ３０から適当な被乗数の倍数が倍
数選択回路５０で選択され、演算器２１において、中間
積格納レジスタ１０を４ビット右シフトした値と加算さ
れ、加算結果はレジスタ１０にセットされる。また、シ
フト回路２０においてレジスタ１１を４ビット右シフト
した値が、レジスタ１０の最下位４ビットを右シフトキ
ャリーとしてレジスタ１１にセラ１〜される。
セットしておく。乗数格納レジスタ４０の最下位４ビッ
トの値によりレジスタ３０から適当な被乗数の倍数が倍
数選択回路５０で選択され、演算器２１において、中間
積格納レジスタ１０を４ビット右シフトした値と加算さ
れ、加算結果はレジスタ１０にセットされる。また、シ
フト回路２０においてレジスタ１１を４ビット右シフト
した値が、レジスタ１０の最下位４ビットを右シフトキ
ャリーとしてレジスタ１１にセラ１〜される。
乗数格納レジスタ４０の乗数は、シフタ６０で右に４ビ
ットシフトされる。以上の処理を、レジスタ４０に格納
されている乗数の全桁について行うことによりレジスタ
１０．１１には中間積の仮数部が格納される。乗数と被
乗数の仮数部がそれぞれＮバイトとすると、この積は最
大２Ｎバイトとなる。しかし、乗数と被乗数はともに正
規化されていないため、一般にこの積の上位には数桁の
ゼロが連続する。第５図は該仮数部演算の具体例を示し
たものである。
ットシフトされる。以上の処理を、レジスタ４０に格納
されている乗数の全桁について行うことによりレジスタ
１０．１１には中間積の仮数部が格納される。乗数と被
乗数の仮数部がそれぞれＮバイトとすると、この積は最
大２Ｎバイトとなる。しかし、乗数と被乗数はともに正
規化されていないため、一般にこの積の上位には数桁の
ゼロが連続する。第５図は該仮数部演算の具体例を示し
たものである。
レジスタ７０．８０に格納されている乗数、被乗数の指
数部は１バイト演算器９０によって加算と−６４の補正
（第２図のエフセス６４表現の場合）が行われ、その結
果得られる中間積の指数部がレジスタ８０にセットされ
る。このとき、指数部の０ピッ１−目と１ビット目が１
０又は０１のときＥＸＰＯＶフラグがセットされる。第
４図はエフセス６４表現を例にとり、該指数演算のとき
の出力のとりうる値を示したものである。
数部は１バイト演算器９０によって加算と−６４の補正
（第２図のエフセス６４表現の場合）が行われ、その結
果得られる中間積の指数部がレジスタ８０にセットされ
る。このとき、指数部の０ピッ１−目と１ビット目が１
０又は０１のときＥＸＰＯＶフラグがセットされる。第
４図はエフセス６４表現を例にとり、該指数演算のとき
の出力のとりうる値を示したものである。
その後、中間積格納レジスタ１０．１１の内容は先頭ゼ
ロ桁カウン１〜回路１００によってチエツクされる。該
カウント回路１００で得られたカウントはシフト回路２
０へ送られ、中間積格納レジスタ１０．１１の内容は先
頭の０の桁がなくなるまで桁単位に左シフトされる。さ
らに先頭ゼロ桁カウント回路１００で得られたカウント
は１バイト幅演算器９０に送られ、レジスタ８０に格納
されている中間積の指数部の値に正規化による補正が行
われる。第６図は、被乗数および乗数がそれぞれ良精度
（符号１ビット、指数部７ビツ１〜、仮数部５Ｇビット
）としたとき、補正後の指数部のとりうる値を示したも
のである。
ロ桁カウン１〜回路１００によってチエツクされる。該
カウント回路１００で得られたカウントはシフト回路２
０へ送られ、中間積格納レジスタ１０．１１の内容は先
頭の０の桁がなくなるまで桁単位に左シフトされる。さ
らに先頭ゼロ桁カウント回路１００で得られたカウント
は１バイト幅演算器９０に送られ、レジスタ８０に格納
されている中間積の指数部の値に正規化による補正が行
われる。第６図は、被乗数および乗数がそれぞれ良精度
（符号１ビット、指数部７ビツ１〜、仮数部５Ｇビット
）としたとき、補正後の指数部のとりうる値を示したも
のである。
補正後の指数部のビット０（ＥＸＩ）Ｏ）が１のとき指
数オーバーフローか指数アンダーフローかのいずれかが
発生したことを示し、 （ＥＸＰＯ＝１）＆ （ＥＸＰＯＶ＝１）ならば指数オ
ーバーフローが、 （ＥＸＰ○＝１）＆ （ＥＸＩ）ＯＶ＝Ｏ）ならば指数
アンダーフローが発生したことを示す。
数オーバーフローか指数アンダーフローかのいずれかが
発生したことを示し、 （ＥＸＰＯ＝１）＆ （ＥＸＰＯＶ＝１）ならば指数オ
ーバーフローが、 （ＥＸＰ○＝１）＆ （ＥＸＩ）ＯＶ＝Ｏ）ならば指数
アンダーフローが発生したことを示す。
他の保持しておいた積の符号ビット、積の指数部格納レ
ジスタ８０、積の仮数部格納レジスタ１０．１１の内容
をマージすることで、積を求めることができる。
ジスタ８０、積の仮数部格納レジスタ１０．１１の内容
をマージすることで、積を求めることができる。
本実施例によれば、乗数、被乗数の正規化を省き、かつ
指数オーバーフロー、アンダーフローの判定を高速に行
うことで、浮動小数点乗算の性能を大幅に向」ニさせる
ことが可能である。
指数オーバーフロー、アンダーフローの判定を高速に行
うことで、浮動小数点乗算の性能を大幅に向」ニさせる
ことが可能である。
以上の説明から明らかな如く、本発明によれば、浮動小
数点乗算において、乗数、被乗数の正規化処理が不要と
なり、また、指数部演算、指数オーバーフローと指数ア
ンダーフローの判定が１パイ１〜演算器で実行でき、シ
フト処理が不要であり、浮動小数点乗算処理の大幅な高
速化が可能になる。
数点乗算において、乗数、被乗数の正規化処理が不要と
なり、また、指数部演算、指数オーバーフローと指数ア
ンダーフローの判定が１パイ１〜演算器で実行でき、シ
フト処理が不要であり、浮動小数点乗算処理の大幅な高
速化が可能になる。
第１図は本発明の一実施例の回路構成図、第２図はエフ
セス６４表現の具体例を示す図、第３図は指数演算の従
来例を示す図、第４図は本発明における指数演算の正規
化前の一例を示す図、第５図は本発明の仮数部演算の具
体例を示す図、第６図は指数演算の正規化後の一例を示
す図である。 １０．１１・中間積仮数部格納レジスタ、８０・・・中
間積指数部格納レジスタ、１００・・中間積先頭ゼロ桁
カウンＩ−回路、第６図
セス６４表現の具体例を示す図、第３図は指数演算の従
来例を示す図、第４図は本発明における指数演算の正規
化前の一例を示す図、第５図は本発明の仮数部演算の具
体例を示す図、第６図は指数演算の正規化後の一例を示
す図である。 １０．１１・中間積仮数部格納レジスタ、８０・・・中
間積指数部格納レジスタ、１００・・中間積先頭ゼロ桁
カウンＩ−回路、第６図
Claims (1)
- （１）乗数と被乗数のそれぞれの指数部の上位に１ビッ
トの指数拡張部を付加した長さの演算幅を持つ指数部演
算用加減算器と、乗数と被乗数のそれぞれの仮数部を入
力とし、乗数と被乗数のそれぞれの仮数部の積を出力す
る仮数部演算用乗算器と、上記積を入力とするシフタと
、最終的中間積の仮数部の先頭から連続するゼロの桁数
を検出するゼロ検出回路と、上記指数部演算用加減算器
の出力ビット０とビット１を入力とするデコーダ回路を
備え、 上記乗数と被乗数を正規化することなく、かつ、それぞ
れの指数部の上位に１ビットの拡張指数部を付加すると
ゝもに、そのビットをゼロに設定して指数部の加算と仮
数部の乗算を行い、求まった最終的中間積の仮数部を上
記ゼロ検出回路に入力し、求まったゼロの桁数だけ上記
シフタにおいて上記最終的中間積の仮数部を左シフトす
るとゝもに、上記指数部演算用加減算器において上記最
終的中間積の指数部から上記桁数を減算して積の指数部
と仮数部を求め、求まった積の指数部のビット０の値お
よび上記最終的中間積の指数部のビット０とビット１の
値によって指数部のオーバフロー、アンダーフローを検
出することを特徴とする浮動小数点乗算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23716188A JPH0283728A (ja) | 1988-09-21 | 1988-09-21 | 浮動小数点乗算装置 |
| DE19893931545 DE3931545A1 (de) | 1988-09-21 | 1989-09-21 | Gleitkommaprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23716188A JPH0283728A (ja) | 1988-09-21 | 1988-09-21 | 浮動小数点乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283728A true JPH0283728A (ja) | 1990-03-23 |
Family
ID=17011295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23716188A Pending JPH0283728A (ja) | 1988-09-21 | 1988-09-21 | 浮動小数点乗算装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0283728A (ja) |
| DE (1) | DE3931545A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114455A (ja) * | 1993-09-29 | 1995-05-02 | Internatl Business Mach Corp <Ibm> | パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195052A (en) * | 1991-12-13 | 1993-03-16 | International Business Machines Corporation | Circuit and method for performing integer power operations |
| US5553015A (en) * | 1994-04-15 | 1996-09-03 | International Business Machines Corporation | Efficient floating point overflow and underflow detection system |
| JP3429927B2 (ja) * | 1995-10-16 | 2003-07-28 | 三菱電機株式会社 | 浮動小数点演算装置の正規化回路装置 |
| JP5862397B2 (ja) * | 2012-03-22 | 2016-02-16 | 富士通株式会社 | 演算処理装置 |
| DE102018209901A1 (de) * | 2018-06-19 | 2019-12-19 | Robert Bosch Gmbh | Recheneinheit, Verfahren und Computerprogramm zum Multiplizieren zumindest zweier Multiplikanden |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776635A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Floating multiplying circuit |
-
1988
- 1988-09-21 JP JP23716188A patent/JPH0283728A/ja active Pending
-
1989
- 1989-09-21 DE DE19893931545 patent/DE3931545A1/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114455A (ja) * | 1993-09-29 | 1995-05-02 | Internatl Business Mach Corp <Ibm> | パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3931545A1 (de) | 1990-03-22 |
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