DE3131240A1 - Halbleitervorrichtungen und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtungen und verfahren zu ihrer herstellung

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DE3131240A1 DE19813131240 DE3131240A DE3131240A1 DE 3131240 A1 DE3131240 A1 DE 3131240A1 DE 19813131240 DE19813131240 DE 19813131240 DE 3131240 A DE3131240 A DE 3131240A DE 3131240 A1 DE3131240 A1 DE 3131240A1
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Satoshi Kodaira Tokyo Meguro
Osamu Kodaira Tokyo Minato
Kouichi Kunitachi Tokyo Nagasawa
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Description

BESCHREIBUNG
Die Erfindung bezieht sich auf Halbleitervorrichtungen und ein Verfahren zu ihrer Herstellung. Im besonderen richtet sie sich auf statische Halbleiterspeichervorrichtungen, die FETs (Feldeffekttransistoren) verwenden, und ein Verfahren zu ihrer Herstellung.
Der Speicherteil einer statischen Halbleiterspeichervorrichtung besteht aus einer Vielzahl von Speicherzellen, wobei jede Speicherzelle aus mehreren MOSFETs aufgebaut "ist. Bei einer statischen Speicherzelle dieser Art wurde bislang die Elektrode mit dem Source-Bereich oder dem Drain-Bereich des MOSFET unter Verwendung einer Aluminiumverdrahtung verbunden. Da jedoch der Speicherteil einen sehr großen Bereich in dem Chip, in dem die statische Halbleiterspeichervorrichtung ausgebildet ist, einnimmt, muß der vom Speicherteil eingenommene Bereich vermindert werden, wenn der Integrationsgrad der Halbleitervorrichtungen erhöht werden soll. Im Bestreben, den Bereich des Speicherteils bzw. die Größe der Speicherzelle zu vermindern, wurde daher versucht, wie in den Figuren 1 und 2 gezeigt, eine Verdrahtung 8 aus polykristallinem Silizium direkt mit dem Source-Bereich "oder dem Drain-Bereich 7, der von einem FeId-SiO2-FiIm 5 und einem polykristallinem Silizium-Gate 6 umgeben ist, zu verbinden. Die polykristalline Siliziumverdrahtung 8 ist jedoch aus einer ersten Schicht aufgebaut, die gleichzeitig mit dem polykristallinen Silizium-Gate 6 gebildet wird und wird üblicherweise in hoher Konzentration mit Phosphor-Ionen dotiert, um den Widerstand zu vermindern. Die Dotierung mit Phosphor-Ionen erfolgt gleichzeitig mit der Ausbildung von Source- und Drain-Bereich. Während der Dotierung mit den Phosphor-Ionen nimmt die Tiefe einer η -Diffusionsschicht 7. unter der
polykristallinen Siliziumverdrahtung zu. Das heißt, die Diffusionsschicht 7 baucht sich unterhalb des polykristallinen Silizium-Gate 6 in der durch die gestrichelte Linie 10 in Figur 2 angedeuteten Weise aus, so daß es schwierig wird, einen MOSFET mit einer gewünschten Kanallänge bzw. dem gewünschten seichten Source- oder Drain-Bereich zu erzielen. Um diesen Nachteil zu verhindern, muß ein ausreichender Abstand d.. zwischen dem Endbereich des polykristallinen Silizium-Gate 6 und dem Endbereich der polykristallinen Siliziumverdrahtung 8 vorgesehen sein. Dies läuft jedoch dem Ziel einer Verminderung der Zellengröße entgegen; der Integrationsgrad der Halbleitervorrichtungen wird nicht erhöht.
Es wurde daher hier einjVerfahren ersonnen, nach welchem das polykristalline Silizium-Gate 6 und die polykristalline Siliziumverdrahtung 8 in der
in Figur 3 gezeigten Weise ausgebildet und mit einem Isolationsfilm 9, etwa PSG (Phosphosilikatglas) , ,-abgedeckt werden. Ein . Teil des Isolationsfilms 9 wird dann durch Photoätzung selektiv entfernt und eine Aluminiumverdrahtung 10 zur Verbindung eines Halbleiterbereichs 7 mit der polykristallinen Siliziumverdrahtung 8 ausgebildet. Es hat sich jedoch gezeigt, daß sich, wenn die Aluminiumscüicht in direktem Kontakt mit dem Halbleiterbereich (Source- oder Drain-Bereich) gebracht wird, eine Aluminium-Siliziumlegierung ausbildet, die einen pn-übergang, der nur ungefähr 1 ym tie*f ist, im Source- bzw. Drain-Bereich zerstört.
Die Erfindung löst bzw. beseitigt die oben genannten Probleme und Mangel.
Ein erstes Ziel der Erfindung ist daher die Schaffung eines MOSFET, der eine Erhöhung des Integrationsgrads ermöglicht. Ein weiteres Ziel der Erfindung ist die Schaffung eines Verfahrens zur Herstellung solcher MOSFETs.
Ein wiederum weiteres Ziel der Erfindung ist die Schaffung einer Speicherzelle hohen Integrationsgrades. Ausfuhrungsformen der Erfindung werden im folgenden in Verbindung mit der beigefügten Zeichnung beschrieben. Auf
3 1.3 12 A O
6 *
.»■■■·
dieser ist bzw. sind
Figur 1 eine Draufsicht, die einen Teil eines MOSFET zeigt, wie er für eine herkömmliche Speicherzelle verwende! wird,
Figur 2 ein Schnitt längs Linie A-A' der Figur 1; Figur 3 ein Schnitt eines MOSFET, wie er zur Grundlage für
die Erfindung dieserseits ersonnen wurde, Figur 4 eine Draufsicht, die den Aufbau einer statischen
Speichervorrichtung gemäß der Erfindung zeigt,
TO Figur 5 ein Schaltbild einer Speicherzelle in der Speichervorrichtung,
Figur 6 eine Draufsicht eines MOSFET gemäß einer Ausführungsform der Erfindung,
Figur 7 ein Schnitt des MOSFET längs Linie A-A' der Figur 6, Figuren 8(a) bis 8(f) Schnittansichten, die Herstellungsstufen im Herstellungsverfahren für den MOSFET der Figur 7 zeigen,
Figur 9 eine Draufsicht der Speicherzelle der Figur 5, die erfindungsgemäß ausgebildet ist, Figuren 10(a) bis 10(f) Schnitte, die Herstellungsstufen
zur Herstellung des MOSFET gemäß einer weiteren Ausführungsform der Erfindung zeigen, und Figuren 11(a) bis 11(f). Schnitte, die Herstellungsstufen im Herstellungsverfahren für einen CMOSIC gemäß der Erfindung zeigen.
Gemäß Figur 4 weist eine statische Speichervorrichtung gemäß der Erfindung einen Speicherteil (Speicherfeld) 2 auf, welcher aus einer Anzahl von Einzelkanal- (beispielsweise η-Kanal-) MOSEETs besteht, die in einem Trogbereich ausgebildet sind, der in einem Teil eines Silizium-Halbleiterchip 1 ausgebildet ist. Eine aus komplementären MOSFETs bestehende periphere Schaltung 3 ist als Treiber für den Speicherteil 2 neben diesem ausgebildet. Ferner ist eine benötigte Anzahl von Anschlußflecken (Anschlüssen) 4 im Randbereich des Chip ausgebildet.
Eine Speicherzelle für ein Bit besteht aus vier MOSFETs Q1, Q2/ Qo und Q^ sowie Lastwiderständen R1 und R2, wie dies in Figur 5 gezeigt ist, in der V_c eine Spannungsversorgung von beispielsweise +5 Volt, W eine Wortleitung und D1 und D2 Datenleitungen bezeichnen.
Figur 6 ist eine Draufsicht eines MOSFET, der die Speicherzelle der Figur 5 aufbaut, während Figur 7 eine Schnittansicht längs Linie A-A1 der Figur 6 ist. In den Figuren 6 und 7 ist ein SiO2-FiIm (Gate-Isolationsfilm) 13 einer Dicke, die geringer als diejenige eines FeId-SiO2-FiImS 12 ist, auf der Oberfläche eines Bereichs (aktiven Bereichs) in einem Teil eines p-Substrats ausgebildet, der von dem dicken FeId-SiO2-FiIm 12 umgeben ist. Auf dem SiO2-FiIm 13 ist selektiv eine polykristalline Gate-Siliziumschicht 14 so ausgebildet, daß sie den aktiven Bereich überquert. Ferner sind polykristalline Siliziumverdrahtungen 15 und 15' der ersten Schicht selektiv so ausgebildet, daß sie sich vom SiO2-FiIm 13 zum FeId-SiO2-FiIm 12 in einer Richtung erstrecken, die die polykristalline Gate-Siliziumschicht 14 im rechten Winkel kreuzt.
Ein η -Source-Bereich 16 sowie ein η -Drain-Bereich 17 sind in einer Oberfläche des aktiven Bereichs ausgebildet, die von der polykristallinen Gate-Siliziumschicht 14, dem FeId-SiO2-FiIm 12 und den polykristallinen Siliziumverdrahtungen 15, 15' der ersten Schicht umgeben ist. Ferner sind eine zweite polykrxstalline Siliziumverdrahtungsschicht 19, die in direkten Kontakt mit einem Teil der Oberfläche des Source-Bereichs
16 und einem Teil der Oberfläche der ersten polykristallinen Siliziumverdrahtungsschicht 15 kommt, sowie eine zweite polykrxstalline SiIiziumverdrahtungsschicht 19, die in direkte.n Kontakt mit einem Teil der Oberfläche des Drain-Bereichs
17 und einem Teil der Oberfläche der ersten polykristallinen Siliziumverdrahtungsschicht 15 kommt, ausgebildet. Eine AIuminiumverdrahtung 21 ist mit der ersten polykristallinen Siliziumverdrahtungsschicht 15' verbunden.
Die Figuren 8(a) bis 8(f) sind Schnittansichten, die
Herstellungsstufen eines Verfahrens zur Herstellung des in den Figuren 6 und 7 gezeigten MOSFET darstellen. Das Verfahren zur Herstellung des MOSFET der Figuren 6 und 7 wird im folgenden in Verbindung mit diesen Figuren 8(a) bis 8(f) . beschrieben.
Gemäß Figur 8(a) wird zunächst ein FeId-SiO2-FiIm 12 auf einer Hauptfläche eines p-Siliziumsubstrats 11 durch selektive Niedrigtemperatur-Oxidation ausgebildet, und außerdem wird ein SiO2 -FiIm (Gate-Isolationsfilm) 13 mit geringerer Dicke als der FeId-SiO3-FiIm 12 auf eier Oberfläche des aktiven Bereichs ausgebildet, die vom Gate-SiO„-Film 12 umgeben ist. Dann wird polykristallines Silizium auf der gesamten Oberfläche des FeId-SiO2-FiImS 12 und des Gate-SiO2~ FiIms- 13 abgeschieden und zur Verminderung ihres Widerstands mit Phosphor-Ionen in verhältnismäßig hoher Konzentration dotiert. Das polykristalline Silizium wird dann zur Ausbildung eines polykristallinen SiIiζium-Gate 14 und von ersten polykristallinen Siliziumverdrahtungsschichten 15, 15' einer selektiven Photoätzung unterworfen.
Gemäß Figur 8(b) werden n-Fremdstoffe in die Oberfläche des p-Siliziumsubstrats 11 mit dem polykristallinen Silizium-Gate 14 land den ersten polykristallinen Siliziumverdrahtungsschichten 15, 15' als Maske eingeführt, um im p-Substrat einen Halbleiterbereich auszubilden, der bezüglich des Substrats einen pn-übergang bildet. Beispielsweise werden n-Fremdstoffionen von Phosphor oder Arsen in das p-Siliziumsubstrat 11 eingeschossen, gefolgt von einer Temperung (Wärmebehandlung) zur Ausbildung des η -Soürce-Bereichs 16 und -Drain-Bereichs 17 mit gewünschter Dicke im p-Siliziumsubstrat 11.
Gemäß Figur 8(c) wird ein SiO3-FiIm 18 als erster Zwischenscisicht-Xsolationsfilm auf der gesamten Oberfläche des p-Substrats 11 durch thermische Oxidation oder CVD (chemische Gasphasenabscheidung) ausgebildet. Dann werden Teile der Oberfläche von Source-Bereich 16 und Drain-Bereich 17 durch Kontaktphotoätzung freigelegt.
Ί ό i I k υ
• β β*
Gemäß Figur 8(d) wird eine zweite polycristalline Siliziumschicht auf der gesamten Oberfläche des Substrats 11 abgeschieden und mit Phosphor-Ionen in verhältnismäßig geringer Konzentration dotiert. Dann werden unnötige Teile .5 des polykristallinen Siliziums durch Musterung entfernt. Auf diese Weise werden zweite polykristalline Siliziumverdrahtungsschichten 19, 19' zur Verbindung" von Source-Bereich 16 und Dran-Bereich 17 mit den ersten polykristallinen Siliziumverdrahtungsschichten 15, 15' ausgebildet. Gemäß Figur 8(e) wird die erste polykristalline Siliziumverdrahtungsschicht 15 selektiv freigelegt, wonach ein PSG-(Phosphosilikatglas-)Film 20 auf der gesamten Oberfläche des p-Substrats 11 zur Ausbildung'eines zweiten Zwischenschicht-Tsolationsfilms (oder Passivierungsfilms) abgeschieden wird. Gemäß Figur 8(f) werden Teile des zweiten Zwischenschicht-Isolationsfilms 20 selektiv entfernt und eine Äluminiumverdrahtung (dritte Verdrahtung) 21, die zur zweiten polykristallinen Siliziumverdrahtungsschicht verbindet, durch Aufdampfen von Aluminium ausgebildet. Gemäß der Erfindung, die von einer polykristallinen Siliziumverdrahtungsschicht (zweite polykristalline Siliziumverdrahtungsschicht) zusätzlich zur Gate-Verdrahtungsschicht (erste polykristalline Siliziumverdrahtungsschicht) und Elektrodenverdrahtung aus Aluminium wie oben erwähnt Gebrciuch macht, ist es möglich, die erste polykristalline Siliziumverdrahtungsschicht mit einem Halbleiterbereich, etwa einem Source-Bereich oder Drain-Bereich, der selektiv im Substrat ausgebildet ist, über die zweite polykristalline Siliziumverdrahtungsschicht zu verbinden. Es besteht daher keine Notwendigkeit, den Halbleiterbereich tief auszubilden oder den Abstand zwischen der Gate-Verdrahtung 14 und den ersten polykristallinen Siliziumverdrahtungsschichten 15, 15' oder zwischen der Gate-Verdrahtung 14 und den zweiten polykristallinen Siliziumverdrahtungsschichten 19,19' zu erhöhen. Folglich läßt sich der Integrationsgrad der Halbleitervorrichtungen erhöhen. Da ferner Aluminium nicht direkt mit
der Diffusionsschicht verbunden ist, findet keine Al-Si-Reaktion statt, die den pn-übergang zerstören könnte.
Figur 9 ist eine Draufsicht einer statischen Speicherzelle gemäß der Erfindung„ die die Schaltung der Speicherzelle der Figur 5 bildet= In Figur 9 dienen Abschnitte, die strichpunktiert umrandet sind, als aktive Bereiche, die vom Feldisolationsfilm 12 umgeben sind, wobei die meisten dieser Bereiche Diffusionsbereiche (Source- und Drain-Bereiche) .sind. Kin Abschnitt des Oi ffusionsbprei chs i.st mit der M.uu-.olci tung GND verbunden.
Eine durchgehende Linie 14 bezeichnet eine erste polykristalline SiIiziumverdrahtungsschicht (Gate-Verdrahtungsschicht). Ein Abschnitt des aktiven Bereiches, der die Verdrahtungsschicht 14 kreuzt, wirkt als Kanalabschnitt 22. Auf diese Weise werden MOS-Speicherabschnitte Q1, Q2, Q3 und Q4 ausgebildet. Ein von einer durchgehenden Linie 19 umrandeter Abschnitt bezeichnet eine zweite polykristalline Siliziumverdrahtungsschicht, welche mit der. ersten polykristallinen Siliziumverdrahtungsschicht 14 über Diffusionsbereiche von Q1 und Q- und einen Kontaktabschnitt verbunden ist. Teile der zweiten polykristallinen Siliziumverdrahtungsschicht 19 dienen als hohe Widerstände R-, R2 und sind zwischen Q3 und Q4 eingesetzt und mit der Versorgungsspannung V r verbunden. Abschnitte D.,, D2, die mit einer gestrichelten Linie umrandet sind, dienen als Datenleitungen, bestehend aus einer Aluminiumverdrahtung 211 und sind mit den Diffusionsbereichen von Q- und Q2 über einen Kontaktabschnitt der zweiten polykristallinen Siliziumschicht, der über dem Diffusionsbereich liegt, verbunden.
Bei der so aufgebauten Speicherzelle wird die zweite polykristalline Siliziumverdrahtungsschicht für die Spannungsversorgung verwendet. Daher sind die Fremdstoffe in so geringen Mengen dotiert, daß sie den Diffusionsbereich nicht beeinflussen. Dementsprechend ist die Tiefe von Source- und Drain-Bereich vermindert, ebenso die Kanallänge des Gate-
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— "j 4 —
Abschnitts, was zu einer Erhöhung des Integrationsgrades führt.
Die Figuren 1_0(a) bis 10(f) sind Schnittansichten, die Herstellungsstufen im Verfahren zur Herstellung eines den Speicher der Figur 5 aufbauenden MOSFET nach einer weiteren Ausführungsform der Erfindung zeigen.
Gemäß Figur 10(a) wird ein FeId-SiO3-FiIm 42 auf einer Hauptfläche eines p-Siliziumsu&strats 4V durch selektive Niedrigtemperaturoxidation ausgebildet, und außerdem wird ein SiO2-FiIm (Gate-Isolationsfilm) 43 mit einer geringeren Dicke als der Feld-SiO2-Film 42 auf der Oberfläche des vom
2 42 umgebenen aktiven Bereichs ausgebildet. Dann wird polykristallines Silizium auf der gesamten Oberfläche von FeId-SiO2-FiIm 42 und Gate-SiO2-Film 43 abgeschieden und mit Phosphor-Ionen in verhältnismäßig hoher Konzentration zur Verminderung seines Widerstands dotiert. Das polykristalline Silizium wird dann zur Ausbildung eines polykristallinen Silizium-Gate 44 und vom polykristallinen Erstschichten-Silizumverdrahtungen 45, 45' einer selektiven Photoätzung unterworfen. Im vorliegenden Fall werden die polykristallinen Siliziumverdrahtungen 45, 45' sich nicht auf den Gate-SiO2-Film 43 erstrecken gelassen.
Gemäß Figur 10(b) werden n-Fremdstoffe in die Oberfläche des p-Siliziumsubstrats 41 mit dem polykristallinen SiIiζium-Gate 44 und dem FeId-SiO2 -FiIm 42 als Maske eingeführt, um so im p-Substrat einen Halbleiterbereich auszubilden, der bezüglich des Substrats einen pn-übergang bildet. Beispielsweise werden n-Fremdstoffionen, etwa Phosphor-oder Arsen-Ionen durch Ioneneinschuß in das p-Siliziumsubstrat 41 eingeführt, gefolgt von einer Temperung (Wärmebehandlung) zur Ausbildung von η -Source-Bereich 46 und -Drain-Bereich 47 mit gewünschter Tiefe im p-Siliziumsubstrat 41.
Gemäß Figur 10(c) wird ein SiOw-FiIm 48 als erster Zwischenschieht-Isolationsfilm auf der gesamten Oberfläche des p-Substrats 41 durch thermische-Oxidation oder CVD
(chemische Gasphasenabscheidung) ausgebildet. Dann werden Teile der Oberfläche von Source-Bereich 46 und Drain-Bereich 47 durch Kontaktphotoätzung freigelegt. Dabei werden auch Teile der ersten polykristallinen Siliziumverdrahtungsschichten 45, 45' freigelegt.
Gemäß Figur 10(d) wird eine zweite polykristalline Siliziumschicht auf der gesamten Oberfläche des Substrats 41 abgeschieden und mit Phosphor-Ionen in verhältnismäßig geringer Konzentration dotiert. Danach werden unnötige Teile des polykristallinen Siliziums durch Musterung entfernt. Es werden also zweite polykristalline Siliziumverdrahtungsschichten 49, 49' zur Verbindung von Source-Bereich 46 mit Drain-Bereich 47 und zur Verbindung der ersten polykristallinen Siliziumverdrahtungsschicht 45, 45' miteinander ausgebildet.
Gemäß Figur 10(e) wird die erste polykristalline Siliziumverdrahtungsschicht 45' selektiv freigelegt und ein PSG-(Phosphosilikatglas-)Film 50 auf der gesamten Oberfläche des p-Substrats 41 zur Ausbildung eines zweiten Zwischenschicht-Isolationsfilms (oder Passivierungsfilms) abgeschieden.
Gemäß Figur 10(f) wird ein Teil des zweiten Zwischenschicht-Isolationsfilms 50 selektiv entfernt und eine Aluminiumverdrahtung (dritte Verdrahtung) 51, die mit der ersten polykristallinen Silisiumverdrahtungsschicht 45' verbindet, durch Aufdampfen von Aluminium ausgebildet.
Gemäß obiger Ausfuhrungsform wird nicht zugelassen, daß sich die ersten .polykristallinen Siliziumverdrahtungsschichten 45, 45' auf den Gate-Si02-Film 43 erstrecken, sie enden vielmehr auf dem dicken FeId-SiO2-FiIm 42. Daher können die Flächen von Source-Bereich 46 und Drain-Bereich 47 vermindert werden. Es kann also der Integrationsgrad der Speicherzellen erhöht werden.
Die Figuren 11(a) bis 11(f) veranschaulichen ein Verfahren, wenn die Erfindung der Herstellung eines komplemen-5 tären MOSIC angepaßt ist. Dieses wird nun für die einzelnen
Herstellungsstufen beschrieben.
Gemäß Figur 11(a) werden zunächst Bor-Ionen in einen Teil der Oberfläche eines n-Siliziumsubstrats 23 zur Ausbildung eines p-Trogbereichs 24 eingeschossen. Auf der 5 Oberfläche des n-Substrats 23 und des Trogbereichs 24 wird selektiv ein FeId-SiO2 -FiIm 25 ausgebildet. Dann wird ein SiO2-FiIm 26 einer Dicke von ungefähr 38 nm durch Gate-Oxidation auf der Oberfläche des n-Sübstrats 23 und des •Trogbereichs 24, die vom FeId-SiO2-FiIm 25 umgeben sind, ausgebildet. Danach wird polykristallines Silizium in einer Dicke von ungefähr 350 nm abgeschieden und mit Phosphor-Ionen dotiert (bei 1000°C für 5 min, 20 min und 5 min). Ein polykristallines Silizium-Gate 27 und eine erste polykristalline Siliziumverdrahtungsschicht 28 werden durch Photoätzung des polykristallinen Siliziums ausgebildet.
Gemäß. Figur 11(b) werden die Oberflächen des polykristallinen Silizium-Gate 27 und der ersten polykristallinen Siliziumverdrahtungsschicht 28 bei einer Temperatur von 85O C leicht oxidiert, und Si3N4 wird auf der gesamten Oberfläche des Substrats in einer Dicke von 100 nm abgeschieden. Danach wird nur das Si3N4 durch Ätzen von der Oberflächen des p-Trogbereich 24 selektiv entfernt. Das heißt, der Si3N4-FiIm 29 wird auf der Oberfläche des n-Substrats 23, auf der der p-Trogbereich 24 nicht ausgebildet worden ist, stehengelassen.
Arsen-Ionen werden in den p-Trogbereich nach dem EinschuB-verfahren unter Verwendung des Si3N4-FiImS 29 als Maske eingeführt. Danach wird ein n+-Source-Bereich oder -Drain-Bereich 30 durch Temperung ausgebildet. Danach wird unter Verwendung des Si3N4-FiImS 29 als Maske für eine selektive Oxidation eine selektive Niedrigtemperatur-Oxidation bewirkt, "um die Dicke des SiO2-FiImS 31 auf den Oberflächen des polykristallinen Silizium-Gate 27, der ersten polykristallinen Siliziumverdrahtungsschicht 28 und der Oberfläche von Source- oder Drain-Bereich 30 zu erhöhen.
Gemäß Figur 11(c) wird der Si3N4-FiIm 29 mit heißer Phosphorsäure entfernt und ein Si3N4-FiIm 32 in einer Dicke
von ungefähr 50 ran neu abgeschieden. Ein Teil von Source- oder Drain-Bereich 30 wird durch Kontaktphotoätzung auf dem Si-jN.-Film 32 und dem darunterliegenden SiO^-Film 31 freigelegt. Ein PSG-(Phosposilikatglas-)Film 33 wird dann auf den gesamten Oberflächen des n-Substrats 11 und des Trogbereichs 24 ausgebildet und bei 1000°C in einer Stickstoffatmosphäre getempert.
Gemäß Figur 11(d) wird ein Teil des PSG-Films 33 durch Ätzung entfernt, und Bor-Ionen werden in die p-Kanalseite (η-Substrat) durch loneneinschuß durch den Si3N4-FiIm 32 hindurch eingeführt. So werden die p-Source- und -Drain-Bereiche 37 ausgebildet.
Gemäß Figur 11(e) wird der PSG-FiIm 33 zur Freilegung der Oberfläche des η -Diffusionsbereiches 30 und der ersten polykristallinen Siliziumverdrahtungsschicht 28 auf der n-Kanalseite (p-Trogseite) entfernt. Eine zweite polykristalline Silizium-Schicht 34 (350 nm) wird auf der p-Kanalseite und der n-Kanalseite abgeschieden und unter Maskierung der zweiten polykristallinen Siliziumschicht 34 auf der p-Kanalseite mit Phosphor-Ionen dotiert.
Danach werden unnötige Teile der polykristallinen Siliziumschicht 34 durch Photoätzung entfernt. Damit ist die zweite polykristalline Siliziumverdrahtung 34 ausgebildet, die den η -Bereich 30 mit der ersten polykristallinen Silizium-Verdrahtungsschicht 28 verbindet.
Gemäß Figur 11(f) wird die zweite polykristalline Siliziumverdrahtungsschicht 34 leicht oxidiert, ein PSG-FiIm 35 darauf in einer Dicke von ungefähr 600 nm abgeschieden,gefolgt von einer Temperung in Stickstoffatmosphäre und die Filme durch Kontaktphotoätzung selektiv entfernt. Dann wird Aluminium abgeschieden, gefolgt von einer Musterung zur Ausbildung einer Aluminiumverdrahtung (Elektrode) 36, welche zum ρ -Diffusionsbereich 37 und zur zweiten polykristallinen Siliziumverdrahtungsschicht 34 verbindet.
Bei der nach obigem Verfahren gewonnenen CMOS-Vorrichtung ist die Aluminiumverdrahtung 36 an einem Abschnitt mit tJrjrn
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Diffusionsbereich (p+) 37 und an einem anderen Abschnitt mit dem Diffusionsbereich (η ) 30 über die zweite polykristalline Siliziumverdrahtungsschicht 34 verbunden. An einem wiederum anderen Abschnitt ist die Aluminiumverdrahtung 36 ferner mit der ersten polykristallinen Siliziumverdrahtungsschicht 28 über die zweite polykristalline Siliziumverdrahtungsschicht 34 verbunden.
Gemäß der Erfindung ist, wie im vorstehenden erwähnt, die erste Verdrahtungsschicht oder die dritte Aluminiumverdrahtungsschicht mit den Diffusionsbereichen über die zweite Verdrahtungsschicht verbunden. Daher ist ein erhöhter Grad an Freiheit für die Anlage der Verdrahtung geschaffen. Folglich kann der Integrationsgrad der Halbleitervorrichtungen, beispielsweise um 10 bis 20 %, erhöht werden.
Die Erfindung läßt sich gut MOS-Speichervorrichtungen mit polykristallinen Siliziumverdrahtungen in Mehrschichtenaufbau, und insbesondere nach dem CMÖS-Verfahren hergestellten statischen Speichervorrichtungen anpassen.
Dr.Ki/ug
Leereeite

Claims (12)

  1. PATENTANWÄLTE* *""*»«« ΐ «* · ·
    SCHIFF ν, FÜNER STREHL SCHÜBEL-HOPF ES-OI Sl'GH Ä"US * 'fiNCK
    MARIAHILFPLATZ 2 & 3, MÖNCHEN ΘΟ POSTADRESSE: POSTFACH 95 OI 6O, D-8OOO MÖNCHEN 95
    HITACHI, LTD. ■ 6. August 19 81
    DEA-25 541
    Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
    PATENTANSPRÜCHE
    Halbleitervorrichtung, gekennzeichnet durch ein Halbleitersubstrat (1) eines ersten Leitungstyps, eine auf der Hauptfläche des Halbleitersubstrats ausgebildete "I erste Isolationsschicht, eine erste polykristalline Silizjumschicht und eine zweite polykristalline Siliziumschicht, die selektiv auf der ersten Isolationsschicht ausgebildet und getrennt voneinander sind, einen ersten Halbleiterbereich und einen zweiten Halbleiterbereich eines zweiten Leitungstyps, die selektiv in der Hauptfläche des Substrats an beiden Seiten der ersten polykristallinen Siliziumschicht ausgebildet sind, eine zweite Isolationsschicht, welche die erste polykristalline Siliziumschicht und die zweite polykristalline Siliziumschicht abdeckt, ein so ausgebildetes Loch, das ein Teil des ersten Halbleiterbereichs und ein Teil der zweiten polykristallinen Siliziumschicht freigelegt sind, und eine dritte polykristalline Siliziumschicht, die in dem Loch aus- f
    gcbjldct und mit dem ersten Halbleiterbereich und der zwei ten polykristallinen Siliziumschicht verbunden ist.
  2. 2. . Halbleitervorrichtung nach Anspruch 1, dadurch ge kennzeichnet , daß die erste polykristalline Siliziumschicht als Gate-Elektrode (14) dient.
  3. 3. Halbleitervorrichtung nach Anspruch 1, dadurch g e kennzeichnet , daß die erste Isolationsschicht aus einem SiC^-Film besteht.
  4. 4. Halbleitervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die zweite Isolationsschicht aus einem SiOo-FiIm besteht.
  5. 5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolationsschicht aus einem dünnen Gate-SiO2-Film (13) und einem Feld-SiO„-Film (12) mit größerer Dicke als der dünne Gate-SiC^-Film besteht.
  6. 6. Halbleitervorrichtung nach Anspruch 1, dadurch g e kennzeichne ^t , daß eine Metallverdrahtung mit einem
    Abschnitt der zweiten polykristallinen Siliziumschicht verbunden ist.
  7. 7. Halbleitervorrichtung nach Anspruch 1r dadurch gekennzeichnet , daß der erste Halbleiterbereich
    einen Drain-Bereich (17) und der zweite Halbleiterbereich einen Source-Bereich (16) bildet.
  8. 8, Halbleitervorrichtung, gekennzeichnet durch ein Halbleitersubstrat (23) eines ersten Leitungstyps mit einer Oberfläche, einen Trogbereich (24) eines zweiten Leitungstyps, der selektiv auf einem Abschnitt dieser Oberfläche des Halbleitersubstrats ausgebildet ist, einen Feldisolationsfilm (25) ^er selektiv auf einen anderen Abschnitt der Oberfläche des Halbleitersubstrats und auf der Oberfläche des Trogbereichs ausgebildet ist, einem Isolationsfilm (26), der auf einem anderen Abschnitt der Oberfläche des Halbleitersubstrats umgeben von dem Feld-Isolationsfilm und auf der Oberfläche des Trogbereichs ausgebildet ist, wobei der Isolationsfilm eine geringere Dicke hat als der Feld-Isolationsfilm, eine Anzahl von ersten polykristallinen Siliziumschichten (27, 28), die selektiv auf dem dünnen Isolationsfilm und dem FeId-SiO2-FiIm ausgebildet sind, einen ersten Halbleiterbereich (30) und einen zweiten Halbleiterbereich (30) des ersten Leitungstyps, die auf der Oberfläche des Trogbereichs zwischen der auf dem dünnen Isolationsfilm auf dem Trogbereich ausgebildeten ersten polykristallinen Siliziumschicht 27 und der Feld-Isolationsschicht auf dem Trogbereich ausgebildet sind, einen dritten Halbleiterbereich (37) und einen vierten Halbleiterbereich (37) des zweiten Leitungstyps, die auf der Oberfläche des Halbleitersubstrats zwischen der auf dem dünnen Isolationsfilm auf einem anderen Teil der Oberfläche
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    des Halbleitersubstrats ausgebildeten polykristallinen Siliziumschicht und der auf einem anderen Teil der Oberfläche ausgebildeten Feld-Isolationsschicht ausgebildet sind, und eine zweite polykristalline Siliziumschicht (34), die mit dem in dem Trogbereich ausgebildeten ersten Halbleiterbereich und außerdem mit der auf der Feld-Isolationsschicht ausgebildeten ersten polykristallinen Siliziumschicht verbunden ist.
  9. 9. Halbleitervorrichtung nach Anspruch 8, dadurch g e kenn ze ichnet , daß der Feld-Isolationsfilm (25) und der Isolationsfilm (26) , der dünner als der Feld-Isolationsfilm ist, aus einem SiO2-FiIm bestehen.
  10. 10. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Halbleitersubstrat (23) η-Typ und der Trogbereich (24) p-Typ ist.
  11. 11. Verfahren zur Herstellung von Halbleitervorrichtungen, gekennzeichnet durch das Ausbilden eines ersten Isolationsfilms auf der Oberfläche eines Halbleitersubstrats eines ersten Leitungstyps und das Ausbilden einer leitenden Schicht auf dem ersten Isolationsfilm, das Ausbilden einer ersten Leiterschicht und einer zweiten Leiterschicht, die getrennt voneinander sind, durch selektives Entfernen der Leiterschicht, das Ausbilden eines Halbleiterbereichs eines zweiten Leitungstyps auf der Oberfläche des HalbleiterSubstrats zwisehen der ersten Leiterschicht und der zweiten Leiterschicht
    unter Verwendung wenigstens eines Teils der ersten Leiterschicht als Maske, das Ausbilden eines zweiten Isolationsfilms, der die erste und die zweite Leiterschicht abdeckt, das selektive Entfernen des zweiten Isolationsfilms in einer solchen Weise, daß ein Teil der Oberfläche des Halbleiterbereichs freigelegt wird, und das Ausbilden einer dritten Leiterschicht, die mit der Oberfläche des freigelegten.Halbleiterbereichs verbunden ist»
  12. 12. Verfahren zur Herstellung von Halbleitervorrichtungen, gekennzeichnet durch das Ausbilden eines SiO„-PiIms auf der Oberfläche eines Halbleitersubstrats eines ersten Leitungstyps und das Ausbilden einer polykristallinen Siliziumschicht auf dem SiO2-FiIm, das Ausbilden einer ersten
    polykristallinen Siliziumschicht und einer zweiten polykristallinen Siliziumschicht, die voneinander getrennt sind, durch selektives Entfernen der polykristallinen Siliziumschicht, das Ausbilden eines Halbleiterbereichs eines zweiten Leitungstyps durch Einschießen von- Ionen in die Oberfläche des Halbleitersubstrats zwischen der ersten polykristallinen Siliziumschicht und der zweiten polykristallinen Siliziumschicht unter Verwendung wenigstens eines Teils der ersten polykristallinen Siliziumschicht als Maske, das Ausbilden eines Isolationsfilms, der die erste und die zweite polykristalline Siliziumschicht abdeckt, das selektive Entfernen des Isolationsfilms in einer solchen Weise, daß ein Abschnitt der Oberfläche des Halbleiterbereichs freigelegt wird, und das Ausbilden einer
    . X
    dritten polykristallinen Siliziumschicht, die mit der Ober-20 fläche des freigelegten Halbleiterbereichs verbunden ist.
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