DE2947311A1

DE2947311A1 - Integrierte halbleiterschaltung

Info

Publication number: DE2947311A1
Application number: DE19792947311
Authority: DE
Inventors: Toshiaki Masuhara; Osamu Minato; Yoshio Sakai; Toshio Sasaki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-11-24
Filing date: 1979-11-23
Publication date: 1980-05-29
Also published as: US4609835A; DE2947311C2

Description

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- 7 BESCHREIBUNG

Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung. Insbesondere richtet sich die Erfindung auf eine Spannungsversorgungseinrichtung für eine integrierte Halbleiterschaltung.

Fig. 1 zeigt als Beispiel einer herkömmlichen integrierten Halbleiterschaltung den Aufbau einer Speicherzelle eines statischen Speichers mit Isolierschicht-Feldeffekttransistoren (im folgenden "MOS-Transistoren" genannt). Die in Fig. 1 gezeigte Speicherzellenschaltung weist als Hauptelement eine Flip-Flop-Schaltung auf, bei der eine polycristalline Siliziumschicht eines hohen Widerstands von 10¹⁰ bis 10 Ohm als Lastwiderstand verwendet wird. Gemäß Fig. 1 umfaßt die Speicherzelle MOS-Transistoren T1 und T2 zum Schalten der Flip-Flop-Schaltung, Widerstände R1 und R2 zur Zufuhr eines Stroms an die MOS-Transistoren T1 und T2 von einer Spannungsversorgungsleitung 1, eine mit den Sources der MOS-Transistoren T1 und T2 verbundene Masseleitung 2, Gate-Schalttransistoren T3 und T4, die die Datenleitungen 3 und 4 mit dem Flip-Flop verbinden, und eine mit den Gates der MOS-Transistoren T3 und T4 verbundene Wortleitung 5. Bei den herkömmlichen Zellen, wo polykristalline Siliziumschichten hohen Widerstands von 10^0 bis 10^² Ohm für die Widerstände R1 und R2 verwendet werden, wird, wie in Fig. 2 gezeigt, eine polykristalline Siliziumschicht 8 (i-Schicht) hohen spezifischen Widerstands über einen SiO₂-FiIm 7 auf einem Siliziumsubstrat 6 ausgebildet, wobei ein Ende dieser Schicht 8 über eine n⁺-Schicht 9 mit einem bestimmten Bereich eines Substrats 21 und das andere Ende der Schicht 8 über eine n⁺-Schicht mit einer Spannungsversorgungsleitung 1 verbunden ist. Durch

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einen Strom, der durch die hochohmige polykristalline Schicht 8 fließt, wird eine Zerstörung von Speicherinformation durch Leckströme der in Fig. 1 gezeigten MOS-Transistoren T1 und T2 verhindert. Bei der in Fig. 1 gezeigten herkömmlichen Speicherzelle sollteneine Spannungsversorgungsleitung, eine Masseleitung, zwei Datenleitungen und eine Wortleitung, also insgesamt fünf Leitungen, angelegt sein. Ein Vorsehen von so vielen Leitungen führt zu einer Zunahme der Fläche der Speicherzelle und ist unter dem Gesichtspunkt der Packungsdichte ungünstig.

Ferner ist das Vorhandensein der hochohmigen polykristallinen Siliziumschicht ein weiterer Grund für die Zunahme der Fläche der Speicherzelle.

Die Erfindung zielt daher auf eine integrierte HaIbleiterschaltung hoher Packungsdichte ab, bei der die Nachteile herkömmlicher integrierter Halbleiterschaltungen beseitigt sind. Im besonderen schafft die Erfindung eine integrierte Halbleiterschaltung, bei v/elcher die Spannungsversorgungsleitung weggelassen und die Anzahl der Leitungen damit vermindert ist.

Hierzu schlägt die Erfindung einen Aufbau vor, bei welchem ein Halbleitersubstrat als Spannungsversorgungsleitung verwendet und eine Spannung (Strom) über dieses Halbleitersubstrat geliefert wird. Beispielsweise besteht bei einer statischen MOS-Speicherzelle, wie sie in Fig. 1 gezeigt ist, der Aufbau gemäß der Erfindung darin, daß ein geringer Strom aus dem Halbleitersubstrat geliefert wird, um den Leckstrom eines MOS-Transistors zu kompensieren. Im einzelnen sind bei der integrierten Halbleiterschaltung gemäß der Erfindung ein Trogbereich eines zu dem des Substrats entgegengesetzten Leitungstyps auf dem Oberflächenbereich des Halbleitersubstrats ausgebildet und Elemente, wie etwa MOS-Transistoren, auf diesem Trogbereich angeordnet, wobei das Substrat mit einer

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Spannungsquelle verbunden isL· und die Elemente im Trogbereich zur Versorgung derselben mit der Spannuncr (Strom) der Spannungsquelle über das Substrat elektrisch mit dem Substrat verbunden sind.

Ausführungsformen der Erfindung werden im folgenden in Verbindung mit der beigefügten Zeichnung beschrieben. Auf dieser ist bzw. sind

Fig. 1 ein Schaltbild einer herkömmlichen MOS-Speicherzelle,

Fig. 2 ein Schaubild, das die Anlage von Leitungen der in Fig. 1 gezeigten Speicherzelle wiedergibt, wenn eine polykristalline Siliziumschicht hohen spezifischen Widerstands als

Widerstand verwendet wird,

Fig. 3 ein Schaltbild einer MOS-Speicherzelle gemäß

einer Ausführungsform der Erfindung, 20

Fig. 4 eine geschnittene Teilansicht, die den Aufbau

in der integrierten Schaltung der MOS-Speicherzelle der Fig. 3 zeigt,

Fign. 5 Draufsichten, die das Anordnungsmuster in der integrierten Schaltung der Speicherzelle der Fig. 3 zeigen,

Fig. 7 ein Schaltbild, das eine Inverterschaltung gemäß einer weiteren Ausführungsform der Erfindung

zeigt,

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Fign. 8A, Schnittansichten zur Veranschaulichtung der οτλ' j'or Verfahrensschritte bei der Herstellung des οJJ und ob

in Fig. 4 gezeigten Speicherzellenaufbaus,

Fig. 9 ein Schaltbild, das eine MOS-Speicherzelle

gemäß einer weiteren Ausführungsform der Erfindung zeigt,

Fig. 10 eine geschnittene Teilansicht, die den Aufbau in der integrierten Schaltung der MOS-

Speicherzelle der Fig. 9 zeigt,

Fig. 11 eine Draufsicht, die das Anlagemuster in der integrierten Schaltung der MOS-Speicherzelle der Fi<7. 9 zeigt,

Fig. 12 ein Schaltbild, das eine Inverterschaltung gemäß einer wiederum weiteren Ausführungsform der Erfindung zeigt,
20

Fign. 13A, Schnittansichten zur Veranschaulichung der 3?S' ¹³?ίτ7 Verfahrensschritte bei der Herstellung des in Fig. 10 gezeigten Speicherzellenaufbaus,

Fign. 14 Schaltbilder von MOS-Speicherzellen gemäß wei- und 15 terer Ausführungsformen der Erfindung, und

Fig. 16 ein Schaltbild einer Inverterschaltung gemäß einer wiederum weiteren Ausführungsform der Erfindung.

Die Erfindung wird nun anhand der folgenden Ausführungsformen beschrieben.

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Ausführungsform 1:

Eine statische MOS-Speicherzelle dieser Ausführungsform ist mit dem Schaltbild der Fig. 3 gezeigt. Wie bei der in den Fign. 1 und 2 gezeigten herkömmlichen Speicherzelle werden bei dieser Ausführungsform polycristalline Silizium-(Si-)Schichten hohen spezifischen Widerstands als Widerstände R1 und R2 verwendet, diese Ausführungsform unterscheidet sich jedoch von der herkömmlichen Speicherzelle insofern, als ein Ende der an die Spannungsversorgungsleitung anzuschließenden polykristallinen Si-Schicht mit einem durch eine Spannung der Spannungsquelle vorgespannten Halbleitersubstrat, wie durch einen Pfeil angedeutet, über eine n⁺-Schicht verbunden ist. Dementsprechend muß die Spannungsversorgungsleitung, wie sie in den Fign. 1 und 2 gezeigt ist, nicht angelegt werden, so daß die Fläche der Speicherzelle vermindert werden kann. Fig. 4 zeigt den Schnittaufbau eines MOS-Transistors T1 bzw. T2 und des aus der hochohmigen polykristallinen Si-Schicht aufgebauten Widerstands R1 bzw. R2 bei der in Fig. 3 dargestellten Speicherzelle. Diese Ausführungsform wird nun am Beispiel einer n-Kanal-MOS-Transistorspeicherzelle beschrieben.

Alle MOS-Transistoren sind auf einem mit einer Nulloder negativen Spannung vorgespannten p-Trogbereich 22 ausgebildet, der eine Fremdstoffkonzentration von 10^ 1 fi —"}

bis 10 cm hat und auf der Oberfläche eines n-Siliziumsubstrats 21 mit einer geringen Fremdstoffkonzentration von ungefähr 10 bis ungefähr 10'" cm ausgebildet ist. Das n-Si-Substrat 21 wird durch die Versorgungsspannung Vcc vorgespannt. 23 bis 26 stellen einen als Source wirkenden n⁺-Bereich, einen als Drain wirkenden n⁺-Bereich, eine als Gate wirkende polykristalline n⁺-Siliziumschicht und eine aus Al aufgebaute Source-Elektrode dar. 270 und stellen SiO2~Filme zur Isolation dar und 272 einen Gate-Isolator (SiO2~Film). 28 stellt einen Phosphosilikat-

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glasfilm (PSG-FiIm) dar. Eine polykristalline Siliziumschicht 29 hohen spezifischen Widerstands zur Lieferung eines geringen Stroms ist auf dem S K^-Film 271, der mit dem Endabschnitt der Drain 24 in Berührung steht, ausgebildet. Ein Ende der Si-Schicht 29 ist über eine polykristalline n⁺-Siliziumschicht 30 mit der Drain 24 verbunden und eine polykristalline η -Siliziumschicht 31 auf dem anderen Ende der Si-Schicht 29 ausgebildet. Die polykristalline η -Siliziumschicht 31 ist mit einem η Bereich 33 verbunden, der auf dem Oberflächenabschnitt einer auf einem Teil des p-Trogbereichs 22 ausgebildeten und zur Oberfläche des Substrats 21 erstreckten öffnung ausgebildet ist. Folglich wird ein kleiner Strom zur Kompensation des Leckstroms des MOS-Transistors dem Drain-Bereich 24 des MOS-Transistors über die hochohmige polykristalline Siliziumschicht 29 von dem durch die Versorgungsspannung vorgespannten n-Siliziumsubstrat 21 her zugeführt.

Die Fign. 5 und 6 zeigen Beispiele des Draufsichtaufbaus der statischen MOS-Speicherzelle gemäß vorliegender Ausführungsform.

In den Fign. 5 und 6 ist ein mit durchgehenden Linien

bezeichneter Bereich eine n⁺-Diffusionsschicht, ein mit strichpunktierten Linien bezeichneter Bereich eine polykristalline η -Siliziumschicht, ein mit unterbrochenen Linien bezeichneter Bereich eine Al-Leitungsschicht, ein schraffierter Bereich ein Kontaktbereich zwischen der n⁺-Diffusionsschicht und der polykristallinen Siliziumschicht und ein doppelt schraffierter Bereich eine polykristalline Siliziumschicht hohen spezifischen Widerstands (i-Schicht). Ein Zeichen El gibt ein Kontaktloch der Diffusionsschicht an, und eine mit strichdoppelpunktierten Linien angegebener Bereich ist eine öffnung des p-Bereichs. Abschnitte und Elemente, die denjenigen in Fig. 3 ent-

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sprechen, sind mit den dort verwendeten Bezugszeichen und Symbolen wiedergegeben. Im einzelnen stellen T1 und T2 ein Flip-Flop bildende MOS-Transistoren und T3 sowie T4 Gate-Schalt-MOS-Transistoren dar. R1 und R2 stellen polykristalline Siliziumschichten hohen spezifischen Widerstands dar. 2, 3, 4 und 5 stellen eine Masseleitung, eine Datenleitung, eine weitere Datenleitung und eine Wortleitung dar. Da eine Spannungsversorgungsleitung, wie weiter oben ausgeführt, nicht angelegt ist, beträgt die Fläche dieser Speicherzelle 60 bis 70% der in Fig. 1 gezeigten herkömmlichen Speicherzelle, womit sich die Packungsdichte steigern läßt. Da die Größe der Öffnung in dem p-Bereich, die die hochohmige polykristalline Si-Schicht mit dem n-Siliziumsubstrat verbindet, wenigstens zweimal die Summe aus der Tiefe des p-Bereichs und der Länge einer Verarmungsschicht, die sich vom p-Bereich zum n-Substrat erstreckt, sein soll, wird zur Verhinderung einer Flächenzunahme der Speicherzelle bevorzugt, daß die Tiefe des p-Bereichs in einem solchen Maße herabgesetzt ist, wie es ohne Verschlechterung anderer Eigenschaf ten, wie der Durchbruchspannung, noch möglich ist. VJenn beispielsweise die Tiefe des p-Bereichs 3 bis 4 μπι beträgt, hat die Öffnung des p-Bereichs vorzugsweise eine Quadratform mit einer Seitenlänge von 10 bis 15 um.

Wenn bei dem in Fig. 4 gezeigten Aufbau ein geeigneter Widerstandswert für die polykristalline Si-Schicht gewählt wird, kann der Aufbau als Inverter mit einem MOS-Transistor T und einem Lastwiderstand R, wie dies durch das Ersatzschaltbild der Fig. 7 wiedergegeben ist, verwendet werden. Auch in diesem Fall muß eine Spannungsversorgungsleitung nicht angelegt werden, so daß ein Inverter mit verminderter Fläche geschaffen wird.

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Im folgenden wird nun das Herstellungsverfahren für den Speicherzellenaufbau der in Fig. 4 gezeigten Ausführungsform anhand der Fign. 8A, 8B, 8C, 8D und 8E beschrieben.

Ein SiO2~Film 34 eines bestimmten Musters und einer Dicke von 0,5 bis 0,8 μπι wird auf einem der Öffnung des p-Bereichs entsprechenden Abschnitt auf der Oberfläche eines n-Siliziumsubstrats 21 einer niedrigen Fremdstoffkonzentration von ungefähr 5· 10^ cm~^ nach dem Photoätzverfahren ausgebildet. Ein p-Fremdstoff, etwa Bor, wird durch Durchführen einer thermischen Diffusion bei 1200° C über 3 bis 5 Stunden unter Verwendung des SK>2-Films 34 als Maske in das n-Substrat 21 eingebaut, wodurch sich ein p-Bereich 22 (p-Trogbereich) mit einer niedrigen Fremdstoffkonzentration von 10^ bis 10 '** cm"·' und einer Tiefe von 3 bis 4 μπι ergibt (siehe Fig. 8A). Nach vollständiger Entfernung des auf dem Siliziumsubstrat 21 vorhandenen SiO2~Films 34 werden dicke FeId-SiO₂-Filme 270 und 271 mit einer Dicke von ungefähr 1 μπι ausgenommen an dem den MOS-Transistor bildenden Bereich nach einem lokalen Oxidationsverfahren ausgebildet (siehe Fig. 8b). In diesem Verfahrensschritt wird eine solche Anordnung getroffen, daß der Feld-SiO2~Film nicht auf der Öffnung 32 des p-Bereichs ausgebildet wird. Danach wird durch thermische Oxidation oder dergleichen ein dünner Gate-SiO₂-Film 272 ausgebildet. Der Gate-SiO₂-FiIm 272 wird auf der Öffnung 32 des p-Trogbereichs und auf einem Teil des p-Trogbereichs 22 entfernt. Danach wird eine polykristalline Siliziumschicht mit einem Schichtwiderstand von 10⁸ bis 10¹² Ohm (10⁸ bis 10¹² Ohm/d ) und einer Dicke von 300 bis 500 nm abgeschieden, wonach ein Gate 25 und eine polykristalline Siliziumschicht 35 durch Photoätzung der so abgeschiedenen polykristallinen Siliziumschicht ausgebildet werden (siehe

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Fig. 8C). Ein SiO₂-FiIm 36 mit einer Dicke von 100 bis 300 nm wird auf dem Bereich, der zur hochohmigen polykristallinen Siliziumschicht innerhalb der polykristallinen Siliziumschicht 35 werden soll, durch thermische Oxidation oder chemische Gasphasenabscheidung ausgebildet und ein n-Fremdstoff, etwa Phosphor oder Arsen, mit einer 10^^υ cm ^J übersteigenden hohen Konzentration durch Ionenimplantation oder thermische Diffusion zur Ausbildung eines Source-Bereichs 23 und eines Drain-Bereichs 24 eingebaut.

In diesem Verfahrensschritt wird der unter dem SiC^-Film 36 liegende Abschnitt innerhalb der polykristallinen Siliziumschicht 35 als ein Bereich 29 hohen spezifischen Widerstands belassen, während Abschnitte zu beiden Seiten des Bereichs 29 zu stark dotierten n-Bereichen 30 und 31 werden. Ein Ende des Bereichs 29 hohen spezifischen Widerstands ist über den η -Bereich 30 elektrisch mit dem Drain-Bereich 24 verbunden, während das andere Ende über den n⁺-Bereich 31 elektrisch mit dem n-Siliziumsubstrat verbunden ist (siehe Fig. 8D). Danach wird ein PSG-FiIm 28 auf der gesamten Oberfläche ausgebildet, ein Kontaktloch ausgebildet und eine Al-Elektrode angebracht, womit die in Fig. 4 gezeigte Zellenstruktur erhalten ist (siehe Fig. 8E) .
Ausführungsform 2:

Bei obiger Ausführungsform 1 ist an einem Teil des p-Trogbereichs 22 eine öffnung ausgebildet, die als Durchtritt zur Zufuhr eines Stroms aus dem Siliziumsubstrat 21 in die hochohmige polykristalline Siliziumschicht 29 verwendet wird. Wenn die Größe dieser öffnung weiter vermindert wird, so daß die sich vom p-Trogbereich zum n-Siliziumsubstrat 21 erstreckende Verarmungsschicht die öffnung 32 vollkommen abdeckt, kann ein vom Siliziumsubstrat 21 zum hochdotierten n-Bereich 33 in der öffnung 32 fließender Strom durch die Länge der Verarmungsschicht

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gesteuert werden. Mit anderen Worten kann also ein n-Kanal-Sperrschicht-Feldeffekttransistor (im folgenden als "J-FET" bezeichnet) ausgebildet werden, bei dem das n-Siliziumsubstrat 21 als Drain, der p-Trogbereich als Gate und der hochdotierte n-Bereich 33 in der Öffnung 32 als Source wirkt. Ein Strom zur Kompensation des Leckstroms des MOS-Transistors in der Speicherzelle fließt durch diesen J-FET. Eine auf diesem neuen Prinzip beruhende statische MOS-Speicherzelle ist mit dem Schaltbild der Fig. 9 gezeigt.

Bei der vorliegenden Ausführungsform werden n-Kanal J-FETs F1 und F2 anstelle der Widerstände aus der hochohmigen polykristallinen Siliziumschicht, wie sie bei obiger Ausführungsform 1 verwendet wurde, eingesetzt, wobei durch diese J-FETs F1 und F2 ein Strom aus dem Siliziumsubstrat S zugeführt wird. Diese J-FETs Fi und F2 sind unter den Drain-Bereichen der n-Kanal-MOS-Transistoren ausgebildet. Da die Spannungsversorgungsleitung nicht angelegt werden muß, ist die Fläche der statischen MOS-Speicherzelle der vorliegenden Ausführungsform nicht nur kleiner als die Fläche der in Fig. 1 gezeigten herkömmlichen Speicherzelle, sondern auch als die Fläche der Speicherzelle der oben erwähnten, in Fig. 3 gezeigten Ausführungsform 1. Daher ist die vorliegende Ausführungsform unter dem Gesichtspunkt der Packungsdichte besonders bevorzugt.

Fig. 10 zeigt den Schnittaufbau des MOS-Transistors TI bzw.T2 und des J-FET F1 bzw. F2 bei der vorliegenden Ausführungsform. In Fig. 10 bezeichnen 21, 22, 32 und ein n-Siliziumsubstrat, einen p-Trogbereich, eine Öffnung im p-Trogbereich bzw. eine als Gate wirkende polykristalline n⁺-Siliziumschicht. 270 und 272 stellen einen SiO2~Film bzw. einen Gate-Isolations-Si02-Film dar. 28 stellt einen PSG-FiIm und 23 sowie 24 die Source bzw. Drain des MOS-

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Transistors. 26 und 37 stellen Al-Elektroden dar. 220 stellt eine Verarmungsschicht dar. Gemäß Fig. 10 ist die öffnung 32 im p-Bereich niedriger Fremdstoffkonzentration unter der Drain 24 ausgebildet, die der hochdotierte η-Bereich im n-Kanal-MOS-Transistor ist, wobei diese öffnung einen Kanalbereich des n-Kanal-J-FET bildet, bei dem das n-Substrat 21 als Drain verwendet wird. Die Drain 24 des MOS-Transistors wirkt auch als die Source des J-FET. Dementsprechend ist der J-FET unter dem MOS-Transistor ausgebildet, so daß die Fläche der Speicherzelle nach dieser Ausführungsform nur die Fläche des MOS-Transistors ist.

Fig. 11 zeigt ein Beispiel der Draufsichtstruktur der statischen MOS-Speicherzelle gemäß der Erfindung.

Die einzelnen Bereiche sind in der gleichen Weise wie in Fig. 5 angegeben, wobei Abschnitte, die solchen in Fig. 9 entsprechen, mit den gleichen Bezugszeichen und Symbolen wie dort bezeichnet sind. Da der J-FET zur Lieferung eines geringen Stromes, wie oben ausgeführt, unter dem MOS-Transistor ausgebildet ist, ist der gesamte Ebenenbereich der Speicherzelle allein durch vier MOS-Transistoren besetzt. Dementsprechend beträgt die Fläche der Speicherzelle gemäß vorliegender Ausführungsform 40 bis 50% der Fläche der in Fig. 1 gezeigten her- kömmlichen Speicherzelle. Es ist bevorzugt, daß die Größe des Kanalbereichs des J-FET, d.h. die Größe der öffnung im p-Trogbereich ungefähr zweimal die Summe aus der Tiefe des p-Trogbereichs und der Länge der vom p-Trogbereich zum η-Substrat erstreckten Verarmungsschicht ist. Wenn beispielsweise die Tiefe des p-Trogbereichs 3-4 μΐη beträgt, hat die öffnung des p-Bereichs vorzugsweise eine Quadratform mit einer Seitenlänge von 6-10 μΐη.

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Wenn der wechselseitige Leitwert des J-FET, d.h. die Größe der öffnung des P-Bereichs, geeignet gewählt wird, kann mit dem in Fig. 10 gezeigten Aufbau ein Inverter ausgebildet werden, der, wie im Ersatzschaltbild der Fig. 12 dargestellt, einen J-FET F und einen MOS-Transistor T umfaßt, von denen der J-FET F als Last verwendet wird. In diesem Fall kann ein Inverter auf dem der Fläche eines MOS-Transistors entsprechenden Ebenenbereich ausgebildet werden, womit ein Inverter äußerst kleiner Fläche vorgesehen werden kann.

Das Verfahren zur Herstellung der MOS-Speicherzelle gemäß vorliegender Ausführungsform wird nun unter Bezugnahme auf die Fign. 13A, 13B, 13C, 13D und 13E beschrieben.

Ein SiO₂-FiIm 34 eines bestimmten Musters und einer Dicke von 0,5 bis 0,8 pm wird auf einem der öffnung im p-Bereich entsprechenden Teil auf der Oberfläche eines Siliziumsubstrats mit einer niedrigen Fremdstoffkonzentration von ungefähr 5-10^ cm"·' nach dem Photoätzverfahren ausgebildet. Ein p-Fremdstoff, etwa Bor, wird durch thermische Diffusion bei 1200° C über 3-5 Stunden unter Verwendung des so ausgebildeten SiO₂-FiImS 34 als Maske zur Ausbildung eines schwach dotierten p-Trogbereichs 22 mit einer Fremdstoffkonzentration von 10'^ bis 10 cm und einer Tiefe von 3-4 pm in das n-Substrat 21 eingebaut (siehe Fig. 13A). Nach vollständiger Entfernung des auf der Oberfläche des Siliziumsubstrats 21 befindlichen SiO₂-FiImS 34 wird ein dicker FeId-SiO₃-FiIm 270 mit einer Dicke von ungefähr 1 pm durch lokale Oxidation ausgebildet. Danach wird ein dünner Gate-SiO,-Film 272 mit einer Dicke von 50 bis 100 nm ausgebildet (siehe Fig. 13B). Eine polykristalline Siliziumschicht mit einer Dicke von 300 bis 500 nm wird auf dem SiO₂-FiIm 272 abgeschieden und ein Gate 25 auf einem bestimmten Abschnitt des p-Trogbereichs 22 durch Photoätzung ausgebildet (siehe Fig. 13C). Der zur Oberfläche hin freiliegende

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Teil des SiO2~Films 272 wird entfernt und ein n-Fremdstoff, etwa Phosphor oder Arsen, mit einer 10^0 cm übersteigenden hohen Konzentration durch thermische Diffusion oder Ionenimplantation zur Ausbildung eines Source-Bereichs 23 und eines Drain-Bereichs 24 eingebaut (siehe Fig. 13D). In diesem Verfahrensschritt wird eine solche Anordnung getroffen, daß sich der Drain-Beröich 24 des MOS-Transistors zur Öffnung 32 im p-Trogbereich erstreckt. Ein PSG-FiIm 28 mit einer Dicke von 0,5 bis 1,0 μπι wird auf der gesamten Oberfläche ausgebildet, wonach Kontaktlöcher ausgebildet und Al-Elektroden 26 und 27 daran angebracht werden, womit eine Zelle eines in Fig. 9 gezeigten Aufbaus erzielt ist.

Als ein zwischen dem Aufbau der Ausführungsform 1 und dem Aufbau der Ausführungsform 2 liegender Aufbau könnte ein Aufbau erwähnt werden, bei welchem als Widerstände zur Zufuhr eines geringen Stromes hochohmige polykristalline Siliziumschichten R1 und R2 sowie in der Öffnung des p-Trogbereichs ausgebildete J-FETs F1 und F2 verwendet werden, und die Siliziumschichten R1 und R2 mit den J-FETs F1 und F2 in Reihe geschaltet sind, wie dies in Fig. 14 gezeigt ist. Dieser Aufbau wird verwirklicht, indem man eine zwischen der Größe der öffnung bei der Ausführungsform 1 und der Größe der öffnung bei der Ausführungsform 2 liegende Größe für die Öffnung des p-Trogbereichs wählt. Dieser Aufbau ist dadurch gekennzeichnet, daß der durch die polykristalline Siliziumschicht hohen spezifischen Widerstands fließende geringe Strom einen positiven Temperaturkoeffizienten hat, so daß der geringe Strom mit steigender Temperatur zunehmen würde, während der durch den J-FET fließende geringe Strom einen negativen Temperaturkoeffizienten hat, so daß der geringe Strom mit zunehmender Temperatur abnehmen würde. Wenn also die hochohmige polykristalline Siliziumschicht mit dem J-FET in Reihe geschaltet wird, erhält man einen geringen Strom, der kaum temperaturabhängig ist.

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Fig. 15 zeigt einen Aufbau einer Speicherzelle, bei welcher ein einziger J-FET F verwendet ist. Da der J-FET gemeinsam mit der angrenzenden Zelle verwendet werden kann, läßt sich die Packungsdichte gegenüber der mit der in Fig. 14 gezeigten Ausführungsform erzielten Packungsdichte verbessern.

Fig. 16 zeigt die Schaltung eines Inverters, bei welchem ein Widerstand R mit einem J-FET in Reihe geschaltet ist und diese beiden als Last verwendet werden.

Wie aus vorstehenden Erläuterungen deutlich wurde, läßt sich gemäß der Erfindung die Anzahl von Leitungen verringern und eine integrierte Halbleiterschaltung, wie etwa eine statische MOS-Speicherzelle oder eine Inverterschaltung, schaffen, bei der die Packungsdichte deutlich verbessert ist. Damit lassen sich gemäß der Erfindung hervorragende technische Ergebnisse erzielen.

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Claims

Ρ/- τ γ- N r ^ N WÄ' T': SCHIFF v. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK MARIAHILFPLATZ 2*3, MONCHFN 9O POSTADRESSE: POSTFACH 05 0160, D-HOOO MÖNCHEN 95 HITACHI, LTD. 23. November 1979 DEA-25 04 5 Integrierte Halbleiterschaltung Patentansprüche

1. Halbleitervorrichtung, gekennzeichnet durch ein n- oder p-Halbleitersubstrat (21), einen p- oder n-Bereich (22) mit einer Öffnung (32), die an einem Teil des Oberflächenbereichs des n- oder p-Substrats ausgebildet ist, einen in dem p- oder η-Bereich ausgebildeten MOS-Transistor (T), und eine von dem Drain-Bereich (24) des MOS-Transistors zur Öffnung des p- oder n-Bereichsüber einen auf der Oberfläche des Substrats ausgebildeten Isolations-

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film (271) erstreckte Widerstandsschicht (29, 30, 31), wodurch der Drain-Bereich über die Widerstandsschicht elektrisch mit dem Substrat verbunden ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandsschicht (29, 30, 31) eine polykristalline Siliziumschicht ist.

3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die polykristalline

Siliziumschicht (29, 30, 31) eine n⁺- oder p⁺-Schicht (30), eine i-Schicht (29) und eine η - oder eine ρ -Schicht (31), die aneinander anstoßend ausgebildet sind, umfaßt.

4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Öffnung (32) des p- oder n-Bereichs (22) unter dem Drain-Bereich (24) des MOS-Transistors (T) ausgebildet ist,daß ein Sperrschicht-Feldeffekttransistor (F), der das Substrat (21) als Drain-Bereich verwendet, in der Öffnung ausgebildet ist, und daß der Sperrschicht-Feldeffekttransistor anstelle der Widerstandsschicht verwendet wird.

5. Integrierte Halbleiterschaltung, g e k e η η zeichnet durch ein Halbleitersubstrat (21) eines

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ο

ersten Leitungstyps, einen Trogbereich (22) eines zum Leitungstyp des Substrat entgegengesetzten zweiten Leitungstyps, der auf dem Oberflächenbereich des Substrats ausgebildet ist, und einen im Trogbereich ausgebildeten ersten Isolierschicht-Feldeffekttransistor (T), wobei der Trogbereich eine zur Oberfläche des Halbleitersubstrats freiliegende Öffnung (32) aufweist, die Drain (24) des ersten Isolierschicht-Feldeffekttransistors über die öffnung mit dem Halbleitersubstrat verbunden ist und das Halbleitersubstrat mit einer Spannungsquelle (Vcc) verbunden ist.

6. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Drain (24) mit dem Halbleitersubstrat (21) im Abschnitt der Öffnung (32) über einen aus polykristallinem Silizium aufgebauten Widerstand, der auf einem auf dem Substrat ausgebildeten Isolationsfilm (271) ausgebildet ist, verbunden ist.

7. Integrierte Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der aus polykristallinem Silizium aufgebaute Widerstand einen mit der Drain (24) verbundene erste Bereich (30) niedrigen spezifischen Widerstands, einen mit dem Halbleitersubstrat

(21) im Abschnitt der Öffnung verbundenen zweiten Bereich

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(31) niedrigen spezifischen Widerstands und einen zwischen den beiden niederohmigen Bereichen liegenden Bereich (29) hohen spezifischen Widerstands aufweist.

8. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, daß ein hochdotierter Bereich (33) des ersten Leitungstyps auf dem Oberflächenbereich des Halbleitersubstrats(21) im Abschnitt der Öffnung (32) ausgebildet ist und daß der zweite Bereich (31) niedrigen spezifischen Widerstands mit dem hochdotierten Bereich verbunden ist.

9. Integrierte Halbleiterschaltung nach Anspruch 8, dadurch gekennzeichnet, daß ein Sperrschicht-Feldeffekttransistor (F) durch den hochdotierten Bereich (33), das Halbleitersubstrat (21), das Halbleitersubstrat im Abschnitt der Öffnung und den Trogbereich (22) gebildet ist, die als Source, Drain, Kanal bzw. Gate wirken.

10. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß ein hochdotierter Bereich des ersten Leitungstyps als Drain (24) des ersten Isolierschicht-Feldeffekttransistors (T) auf dem Oberflächenbereich des Halbleitersubstrats im Abschnitt

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der Öffnung (32) ausgebildet ist.

11. Integrierte Halbleiterschaltung nach Anspruch 10, dadurch gekennzeichnet, daß ein Sperrschicht-Feldeffckttransistor (F) durch den hochdotierten

Bereich (24), das Halbleitersubstrat (21), das Halbleitersubstrat im Abschnitt der Öffnung (32) und den Trogbereich (22) gebildet ist, die als Source, Drain, Kanal bzw. Gate wirken.
10

12. Integrierte Halbleiterschaltung nach Anspruch oder 10, dadurch gekennzeichnet, daß die Breite der öffnung (32) ungefähr zweimal die Summe aus der Tiefe des Trogbereichs (22) und der Länge einer Verarmungsschicht (220), die sich vom Trogbereich zum Substrat (21) erstreckt, ist.

13. Integrierte Halbleiterschaltung nach Anspruch oder 10, dadurch gekennzeichnet , daß die Breite der öffnung (32) 6 bis 10 um beträgt, wenn die Tiefe des Trogbereichs (22) 3 bis 4 um beträgt.

14. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Breite der öffnung (32) 10 bis 15 μπι beträgt, wenn die Tiefe des

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Trogbereichs (22) 3 bis 4 μΐη beträgt.

15. Integrierte Halbleiterschaltung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der Trogbereich (22) durch das Massepotential vorgespannt wird.

16. Integriete Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der erste Isolierschicht-Feldeffekttransistor (T) ein Transistor zum Schalten einer eine statische Speicherzelle bildenden Flip-Flop-Schaltung ist.

17. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der erste Isolierschicht-Feldeffekttransistor (T) ein Transistor zum Treiben einer Inverterschaltung ist.

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