DE2620155C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zur Herstel­ lung einer CMOS-Silizium-Halbleitervorrichtung mit den Verfahrensschritten c), d), e), f), h) und i) des Patentanspruchs.
Ein solches Verfahren ist aus "IBM Technical Disclosure Bulletin", Bd. 16, No. 9, Februar 1974, S. 2876 u. 2877 bekannt.
Aus "IBM Technical Disclosure Bulletin", Bd. 14, No. 5, Oktober 1971, S. 1568 und 1569 ist es bekannt, bei der Herstellung von MOS-Transi­ storen das Gate-Oxid in einem frühen Verfahrens­ schritt aufzubringen und anschließend unverändert zu belassen.
Die Verfahrensschritte a), b) und m) des Patentanspruchs sind in der CMOS-Tech­ nik allgemein üblich, vgl. hierzu "IBM Technical Disclosure Bulletin", Bd. 16, No. 7, Dezember 1973, S. 2294 u. 2295.
Das im Patentanspruch gekennzeichnete Verfahren löst die Aufgabe, eine CMOS-Vorrichtung mit ge­ ringem Flächenbedarf zu schaffen.
Das erfindungsgemäße Verfahren hat insbesondere den Vorteil, daß die Nitridschicht als Maskie­ rung für die Source- und Drainkontaktierungsöff­ nungen dient und somit Maskenausrichtungsfehler vermieden werden. Dies bedingt eine im Vergleich zum Stand der Technik erhöhte Packungsdichte.
Im folgenden wird die Erfindung anhand der Zeichnungen ausführ­ lich erläutert. Die
Fig. 1-6 zeigen Schnittansichten einer Halbleitervorrichtung zur Darstellung von sechs aufeinander­ folgenden Schritten bei der Herstellung einer CMOS-Schaltung gemäß der Erfindung.
In Fig. 1 wird die Halbleitervorrichtung in einem Vorsta­ dium ihrer Herstellung gezeigt, wobei die erste Maskierung und der Schritt der Ätzung des Sili­ ziumoxids dazu verwendet worden sind, gewünschte Ausnehmungen 11 in einer ersten Siliziumoxidschicht 12 auszuführen, die auf das n-Substrat 13 des Halb­ leiterkörpers aufgebracht worden ist, wobei in bekannter Weise p-Bereiche 14 in das n-Substrat 13 durch diese Ausnehmungen 11 hindurch eindiffun­ diert sind. Nach der Diffusion der verschiedenen p-Bereiche 14 wird die Siliziumoxidschicht 12 von der Oberfläche entfernt, und daraufhin wird eine dünne Gate-Elektroden-Oxidschicht 15 (zweite Oxidschicht), von einer Stärke von beispielsweise 100 nm, über der gesamten Oberfläche ausgebildet. Nach der Ausbildung dieser Schicht erfolgt nach üblicher Verfahrensweise die Ausbildung einer dünnen Siliziumnitrid-(Si3N4)-Maskierungsschicht 16 auf der Oxidschicht 15, diese Siliziumnitridschicht 16 ist ungefähr 100-200 nm stark.
Dann wird eine zweite Maskierung dazu verwendet, die p+ -Diffusionsbereiche festzulegen, d. h. die p⁺-Bereiche der Source-Drainzonen 17, 17′ für den p-Kanal-Feldeffekttransistor und die p⁺-Sperringe 18 für n-Kanal-Feldeffekttransistoren, die anschlie­ ßend in den p-Bereichen 14 ausgebildet werden. Aus­ nehmungen werden dann in der Siliziumnitridschicht 16 und in der Siliziumoxidschicht 15 durch einen herkömmlichen Ätzvorgang ausgeführt, um diese p⁺- Bereiche freizulegen. Sodann findet eine p⁺-Dif­ fusion statt, um die p⁺-Bereiche 17, 17′ und 18 auszubilden, während deren Diffusion eine erste dicke Siliziumoxidschicht 19 über diesen p+ -Bereichen gebildet wird (s. Fig. 2).
Daran anschließend werden ein dritter Maskierungs­ schritt mit nachfolgender Ätzung des Silizium­ nitrids und Ätzung des Siliziumoxids eingesetzt, um n⁺-Diffusionsbereiche 21, 21′ und 22 auszubilden. Während der Diffusion bildet sich unter der Wärmeein­ wirkung eine dicke Siliziumoxidschicht 23 über diesen letzteren. Dieses Herstellungsstadium ist in Fig. 3 dargestellt. Die n⁺-Bereiche 21, 21′ gehören zu den n-Kanal-Feldeffekttransistoren in dem p-Bereich 14, und die n⁺-Bereiche 22 bilden Isolier- oder Sperringe. Es ist selbstverständlich, daß die p⁺- und n⁺-Sperringe 18 bzw. 22 nicht für alle Fälle der Ausbildung von p- und n-Kanal-Feldeffekttran­ sistoren notwendig sind.
Ein vierter Maskierungsschritt wird sodann einge­ setzt, um Kontaktierungsöffnungen 24 durch die dicken Siliziumoxidschichten 19 und 23 zu den p⁺- und n⁺-Bereichen der Source- und Drain-Zonen 17, 17′ und 21, 21′ festzulegen, und eine Ätzung erfolgt zur Entfernung des Siliziumoxids an den Kontaktierungsöffnungen 24 (s. Fig. 4).
Sodann ist ein fünfter Maskierungsschritt vorge­ sehen, um alle Bereiche der Oberfläche mit Aus­ nahme der p-Kanal-Feldeffekttransistoren 17, 17′ und der n-Kanal-Feldeffekttransistoren 21, 21′ zu schützen. Dann wird eine Siliziumoxidätzung darauf verwendet, jegliche Oxidschicht zu ent­ fernen, die noch auf den Siliziumnitridschichten in den Gate-Elektrodengebieten der p- und n-Kanal- Feldeffekttransistoren sein könnte (s. Fig. 5).
Eine sechste Maskierung wird sodann über der Oberfläche der Feldeffekttransistoren zur Fest­ legung der Gateelektroden 26 und der metallischen Kontaktierung für die verschiedenen Source- und Drain-Elektrodengebiete und zur Festlegung der Anschlüsse der Gate- Elektroden für die Kanalgebiete ausgebildet (s. Fig. 6).
Aufgrund der Verwendung der Siliziumnitrid-Mas­ kierungsschicht 16 in den Gate-Elektrodengebie­ ten während der Diffundierung der Drain- und Source-Zonen 17′, 17, 21′, 21 sowohl in den n-Kanal- als auch in den p-Kanal-Feld­ effekttransistoren sind die Gate-Elektrodenge­ biete selbsttätig ausgerichtet gegenüber den Rändern der eindiffundierten Source- und Drain- Elektrodengebiete 17, 17′, 21, 21′. Somit wird keine parasitäre Kapazität in diesen Gebieten aufgrund der Tatsache gebildet, daß das Metall des Anschlusses der Gate-Elektrode 26 von den Diffusionsgebieten der Source- und Drain-Elek­ troden 17, 17′, 21, 21′ durch eine dicke Oxid­ schicht gegenüber einer dünnen überlappenden Gate-Elektroden-Oxidschicht bei herkömmlichen CMOS-Bauelementen getrennt ist.
Ebenso wirkt die Siliziumnitridschicht 16 an den äußeren Rändern der p⁺-Diffusionsbereiche 17, 17′ und der n⁺-Diffusionsbereiche 21, 21′ als eine Be­ grenzung für die Maskierung der Kontaktierungs­ öffnungen 24, die in den dicken Siliziumoxid­ schichten 19 und 23 auszuführen sind. Somit wirkt die Siliziumnitridschicht 16 effektiv als Maskie­ rung für die Ätzung der Kontaktierungsöffnungen, wenn sich auch die Maskierung für die Kontaktie­ rungsöffnungen bis über die Ränder der Bereiche 17, 17′, 21, 21′ infolge eines Ausrichtungsfeh­ lers o. ä. erstreckt. Als Ergebnis können größere CMOS-Strukturen in ihrem Gesamt-Flächenbedarf eingeschränkt werden.
Es ist anzumerken, daß als spezieller Leitungs­ typ für das Substrat 13 und die Bereiche 21, 21′ der n-Leitungstyp, und für die Bereiche 14, 17, 17′ der p-Leitungstyp gewählt wurde. Bauele­ mente mit dem entgegengesetzten Leitungstyp in diesen Bereichen können auch nach dem oben be­ schriebenen erfindungsgemäßen Verfahren herge­ stellt werden.

Claims (1)

  1. Verfahren zur Herstellung einer CMOS-Silizium- Halbleitervorrichtung, bei dem
    • a) zunächst eine erste Oxidschicht (12) auf der Oberfläche eines Halbleitersubstrats (13) vom ersten Leitungstyp (n) gebildet, die erste Oxidschicht (12) maskiert und eine Öffnung in die erste Oxidschicht (12) geätzt wird,
    • b) ein Dotierstoff zur Ausbildung eines Bereichs (14) vom zweiten Leitungstyp (p) in das Sub­ strat (13) eindiffundiert und der Rest der ersten Oxidschicht (12) entfernt wird,
    • c) eine zweite Oxidschicht (15) auf der Ober­ fläche des Substrats (13) gebildet wird,
    • d) auf dieser zweiten Oxidschicht (15) eine Sili­ ziumnitridschicht (16) hergestellt wird,
    • e) die Siliziumnitridschicht (16) und die zweite Oxidschicht (15) zur Herstellung von Öffnun­ gen in einem Abstand von dem Bereich (14) maskiert und geätzt werden,
    • f) ein Dotierstoff durch die Öffnungen zur Aus­ bildung von Source- und Drainzonen (17, 17′) vom zweiten Leitungstyp (p) in das Substrat eindiffundiert wird, und
    • g) gleichzeitig eine erste dicke Siliziumoxid­ schicht (19) in den Öffnungen gebildet wird,
    • h) die Siliziumnitridschicht (16) und die zweite Oxidschicht (15) zur Bildung von weiteren Öffnungen über dem Bereich (14) maskiert und geätzt werden,
    • i) ein Dotierstoff durch die weiteren Öffnungen zur Bildung von Source- und Drainzonen (21, 21′) vom ersten Leitungstyp (n) in den Be­ reich (14) eindiffundiert wird, und
    • j) gleichzeitig eine zweite dicke Siliziumoxid­ schicht (23) in den weiteren Öffnungen ge­ bildet wird,
    • k) die erste und die zweite dicke Siliziumoxid­ schicht (19, 23) zur Bildung von Kontaktöff­ nungen (24) maskiert und geätzt werden, wo­ bei die Siliziumnitridschicht (16) als eine äußere Begrenzungsmaske dient,
    • l) die Siliziumnitridschicht (16) in den Gate- Elektrodengebieten fortgeätzt wird,
    • m) eine Metallisierungsschicht aufgebracht und maskiert wird sowie zur Bildung der Gate- Elektroden (26) und der Source- und Drain­ anschlüsse (25) fortgeätzt wird.
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