DE3121540C2

DE3121540C2 -

Info

Publication number: DE3121540C2
Application number: DE3121540A
Authority: DE
Inventors: Michel Maurepas Fr Ugon
Original assignee: Bull SA
Current assignee: Bull CP8 SA
Priority date: 1980-05-30
Filing date: 1981-05-29
Publication date: 1991-11-21
Anticipated expiration: 2001-05-30
Also published as: DE3121540A1; FR2483713A1; US4556958A; CA1178715A; JPS5721145A; FR2483713B1; DE3121540C3

Description

Die Erfindung betrifft eine Signalübertragungsvorrichtung nach dem Oberbegriff des Patentanspruchs 1. Ein besonderer Anwendungsfall der Signalübertragungsvorrichtung ist der Informationsaustausch zwischen zwei Mikroprozessoren, von denen wenigstens einer im Inneren eines tragbaren Halters angeordnet ist, wobei die Verbindung zwischen den zwei Mikroprozessoren über elektrische Kontakte erfolgen kann, wenn der tragbare Gegenstand in Kontakt gebracht ist oder an die Informationsleitungen angekoppelt ist, welche die Verbindung mit der Vorrichtung herstellen, in welcher der andere Mikroprozessor angeordnet ist.

Im allgemeinen ist eine hohe Anzahl von Leitern erforderlich, um die Verbindungen zwischen zwei Mikroprozessoren zu ermöglichen. Bei bestimmten Verbindungen sind bis zu sechzehn Adern erforderlich, die eingeteilt sind in Datenleitungen und Adreßleitungen, wozu Leiter hinzukommen, die für die Übertragung von Steuersignalen und Synchronisationssignalen bestimmt sind, sowie Leiter für die Zufuhr elektrischer Energie. Diese Verbindungen stehen der Verwirklichung von Anordnungen entgegen, bei welchen die Verbindungen zwischen den Mikroprozessoren nicht permanent sind, denn die Vielzahl von Kontakten oder Kopplungselementen vermindert die Zuverlässigkeit von Systemen, in denen solche Anordnungen eingesetzt werden.

Aufgabe der Erfindung ist die Schaffung einer Signalübertragungsvorrichtung zur Signalübertragung zwischen zwei Mikroprozessor- Informationsverarbeitungsstationen, welche die Gefahr von Betriebsstörungen oder Fehlfunktionen verhindert, die auf schlechte Kontakte oder Fehler in den Kopplungseinrichtungen zurückzuführen sind, indem die Anzahl der Kopplungselemente auf ein Minimum vermindert wird.

Diese Aufgabe wird durch die im Patentanspruch 1 angegebene Signalübertragungsvorrichtung gelöst.

Bei der erfindungsgemäßen Übertragungsvorrichtung erfolgt die Übertragung bidirektional über einen einzigen Leiter. Eine bidirektionale serielle Signalübertragung ist an sich bekannt; nur beispielshalber sei hierzu eine Veröffentlichung von G. R. M. Garatt "Aus den Anfängen der Telegraphie", Philips Technische Rundschau, 1965, Nr. 9/10/11, S. 317-334 genannt.

Einzelheiten einer Ausführungsform der Erfindung ergeben sich aus der folgenden Beschreibung unter Bezugnahme auf die Zeichnung. In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild, das die gegenständlich vorhandenen Verbindungen zwischen Sender und Empfänger bei der Übertragungsvorrichtung zeigt;

Fig. 2 ein Schaltbild einer Sende- oder Empfangseinrichtung für die Verwirklichung der Übertragungsvorrichtung;

Fig. 3 ein Zeitdiagramm, das der Übertragung eines Nachrichtenoktetts entspricht;

Fig. 4 ein Blockschaltbild der erforderlichen Schaltungsanordnungen für die bidirektionale Übertragung von Nachrichten;

Fig. 5 ein Schaltbild von Steuerschaltungen bei der in Fig. 2 gezeigten Anordnung;

Fig. 6 eine Darstellung der Arbeitsregister des Mikroprozessors 8080 der Firma INTEL, wie er für die Verwirklichung der Sender/Empfänger verwendet wird;

Fig. 7 ein Flußdiagramm, das dem Ablauf des Mikroprogramms zum Aussenden der Informationen auf der Übertragungsleitung entspricht;

Fig. 8 ein Flußdiagramm, das dem Mikroprogramm entspricht, durch welches der Zustand der Leitung zwischen zwei Sendevorgängen überprüft werden kann;

Fig. 9 und 10 Flußdiagramme, die den Mikroprogrammen zum Auslesen der von dem Sender übertragenen und von dem Empfänger empfangenen Informationen entsprechen.

Fig. 1 zeigt die Verbindungen, die bei der Signalübertragungsvorrichtung zwischen dem Sender und dem Empfänger vorhanden sind. Die Stationen P₁ und P₂ können beliebig die Aufgabe des Senders oder des Empfängers erfüllen. Eine der Stationen kann die erforderlichen Ströme und Spannungen zur Versorgung der anderen Station mit elektrischer Energie liefern. Die Übertragung dieser Energie erfolgt zwischen den Leitern l₁ und l₂, wobei der Leiter l₁ die Massenpunkte M₁ und M₂ der Stationen miteinander verbindet; wenigstens einer der Massenpunkte ist mit dem einen Ausgangspol einer elektrischen Stromquelle S verbunden, die sich bei dem in Fig. 1 gezeigten Beispiel in der Station P₂ befindet. Der Leiter l₂ ist mit dem anderen Ausgangspol der Energiequelle S verbunden und verbindet somit die andere Station, nämlich die Station P₁ in Fig. 1, mit dem anderen Stromversorgungspol der Stromquelle S in der Station. Über den Leiter l₃ werden die Daten oder Informationen zwischen den Stationen übertragen. Diese Daten werden binär übertragen, also in Form einer Aufeinanderfolge der Zustände 0 oder 1, und werden durch Stromänderungen des in dem Leiter l₃ fließenden Stromes oder durch Änderungen des elektrischen Potentials des Leiters l₃ in bezug auf die Leiter l₁ oder l₂ dargestellt. Die Erfindung ist natürlich nicht auf Übertragungen auf elektrischem Wege beschränkt; es sind auch andere Übertragungsweisen vorgesehen, und im Falle einer optischen Übertragung kann eine Lichtleiterverbindung vorgesehen sein, während bei drahtloser Übertragung ein Wellenleiter, Antennen oder Kondensatorkopplungen Anwendung finden können.

Fig. 2 zeigt die in beiden Stationen verwendete Sende- und Empfangsanordnung. Bei der in Fig. 2 gezeigten Ausführungsform wird angenommen, daß die dargestellte Station die Station P₁ ist. Diese Station umfaßt wenigstens einen Mikroprozessor 1, dem eine Steueranordnung zum Steuern der Ein- und Ausgänge für die ankommenden und auslaufenden Informationen der Station zugeordnet ist; diese Steueranordnung ist gebildet aus einer Speichereinrichtung 2, einem Fangregister 3, einem Zeitzähler 4, einem Zustandsregister 5, einem Steuerelement 6, einem PROM-Speicher 7bis und einer Schaltungsanordnung 7 zur Übertragung und zum Empfangen von Daten, die an die Datenleitung l₃ angeschlossen ist. Der Mikroprozessor 1 kann vom Typ 8080 oder 8085 sein. Dieser Mikroprozessor kann mit anderen Elementen in Verbindung sein als die in Fig. 2 gezeigten, und zwar über Adreßleitungen A_8-15 und Datenleitungen AD_0-7. Die acht Datenleitungen AD_0-7 sind mit dem Eingang des Fangregisters 3 verbunden, um den Arbeitsspeicher RAM2 zu addressieren. Dieser Arbeitsspeicher RAM2 kann eine Kapazität von 2K Bits aufweisen, die zu 256×8 Bits organisiert sind. Er enthält ein Register R7 zum Speichern des über die Ein/Ausgabe- Schaltung 7 überführten Oktetts sowie ein Register R8 zum Speichern des Paritätsbits, das dem übertragenen Oktett entspricht. Das Fangregister 3 wählt ferner über den Zustand seiner Ausgänge die Steuereinrichtung 6 an.

Die Steueranordnung 6 wählt die Datenein/-ausgabeschaltung 7 an, wenn die in dem Register 3 gespeicherte Binärkonfiguration XXXXX001 ist, wählt das Zustandsregister 5 an, wenn die Binärkonfiguration im Register 3 XXXXX000 ist und wählt den Zeitzähler 4, wenn die Binärkonfiguration im Register 3 XXXXX100 ist. Der Zeitzähler 4 ist mit seinen Eingängen parallel an die Datenleitungen AD_0-7 angeschlossen, so daß er jederzeit durch den Mikroprozessor mit einer Anfangszeit geladen werden kann. Das Zustandsregister 5 ist seinerseits ebenfalls mit den Leitungen AD_0-7 verbunden, damit es einen von dem Mikroprozessor ausgesandten Befehl speichern kann. Es handelt sich um ein Register mit acht Kippschaltungen, deren Zustände die Selektion entweder der Ein/Ausgangsschaltung PA7 oder des Zeitzählers CT4 ermöglichen. Die Leitung ALE verbindet den Mikroprozessor mit dem Register 3 und überträgt das Sperrsignal für das Register 3, um die Adressierung des Speichers RAM2 und der Steueranordnung 3 freizugeben bzw. zu sperren.

Die Leitung IO/M wählt entweder den Speicher RAM2 oder die Ein/Ausgabe-Schaltung 7 an. Die Leitungen und steuern die Lese/Schreib-Operationen und sind mit den geeigneten Steuerschaltungen des Speichers RAM2 und der Schaltung 7 verbunden.

Der Mikroprozessor wird durch einen Taktgeber Q synchronisiert, der einen Quarz enthalten kann; er liefert Taktsignale auf Leitung CLK zum Eingang IN des Zeitzählers CT4. Die Leitung RESETout ist mit dem Eingang der Schaltung 7 verbunden und ermöglicht die Initiierung des Systems auf Ein- oder Ausgabebetrieb.

Der Ausgang des Zeitzählers CT4 ist mit dem Eingang INT des Mikroprozessors 1 verbunden, um ein Interrupt-Signal zum Unterbrechen der gerade ablaufenden Verarbeitung abzugeben, wenn der Wert der anfangs in den Zeitzähler CT4 eingegebenen Zählrate erschöpft ist. Der Mikroprozessor 1 ist ferner über seine Daten- und Adreßleitungen mit dem Festwertspeicher 7bis verbunden, in dem die Mikroprogramme gespeichert sind, die zur Übertragung und zum Empfang von Daten durch die Station P₁ erforderlich sind.

Fig. 3 zeigt die zeitliche Entwicklung einer auf der Leitung l₃ übertragenen Nachricht. Die Übertragung einer Nachricht mit acht Oktetts erfolgt in zehn Zeitabschnitten. Der erste Zeitabschnitt wird zur Übertragung des Nachrichtenanfangssignals bzw. des Signals START verwendet, die Zeitabschnitte 2 bis 9 werden zur Übertragung der eigentlichen Nachricht verwendet, und der zehnte Zeitabschnitt dient zur Überführung des Paritätsbits der Nachricht.

Der Empfänger empfängt die in diesen zehn Zeitabschnitten übertragenen Signale und führt während des elften Zeitabschnitts eine Paritätsprüfung durch. Der Empfänger signalisiert dem Sender, daß er zur Entgegennahme einer Nachricht bereit ist, indem er den Leiter l₃ auf das Potential VO (Signal PR) legt. Dieses Signal geht der Aussendung des Startbits START um wenigstens einen Zeitabschnitt voraus. Nach Empfang und Überprüfung legt der Empfänger den Leiter l₃ auf ein Potential V₁, und zwar während der Dauer eines Zeitabschnittes, wenn die Paritätsüberprüfung der Nachricht ergibt, daß ein Fehler vorliegt, bzw. kehrt wieder zu dem Anfangspotential VO zurück, wenn die Übertragung fehlerfrei erfolgte.

Die acht ein Oktett bildenden Informationsbits werden seriell auf dem Leiter l₃ übertragen und werden nacheinander in das Register R7 des Speichers RAM2 eingeordnet.

Diese Überführung erfolgt durch aufeinanderfolgendes Auslesen der Ein/Ausgabeschaltung PA7, aufeinanderfolgendes Überführen in das Akkumulatorregister des empfangenden Mikroprozessors und Überführung in das Register R7 des Speichers RAM2 nach erfolgter Ausrichtung in dem Akkumulatorregister. Bei jedem neuen überführten Bit wird unter Berücksichtigung der Parität der bereits empfangenen Bits ein Paritätsbit berechnet, und das Ergebnis der Berechnung wird in das Register R8 des Speichers RAM2 eingegeben. Das Nachrichtenende-Bit, das auch als Paritätsbit für die übertragene Nachricht dient, wird mit dem berechneten Paritätsbit verglichen und in dem Register R8 gespeichert; wenn Gleichheit zwischen den beiden Bits besteht, so wird die Übertragung als fehlerfrei erkannt, andernfalls wird die Anomalie dem Sender durch Aussenden des Signals ER vom Empfänger zum Sender signalisiert.

Fig. 4 ist eine Übersicht der mit PA bezeichneten Ein/Ausgabeschaltung 7 in Fig. 2. Diese Schaltung ist zusammengesetzt aus Tristate- Verstärkern 8 und 9, die mit Torschaltungen 10 bzw. 11 versehen sind. Der Ausgang des Verstärkers 8 ist mit dem Eingang des Verstärkers 9 verbunden; diese beiden Verstärker sind mit dem Leiter l₃ verbunden, dergestalt, daß der Verstärker 8 zur Überführung der Daten (I/O) auf dem Leiter l₃ und der Verstärker 9 zum Empfangen der Daten (I/O) über den Leiter l₃ verwendet werden kann.

Wenn die Torschaltung 11 durch die über die Steueranordnung 6 über die Leitung IO/M empfangene Kombination XXXXX001 ausgewählt ist, so steuert sie den Verstärker 8 an, wenn es sich um einen Schreibbefehl WB handelt, der vom Mikroprozessor 1 übertragen wurde. Ferner steuert die Schaltung 10 den Verstärker 9 an, wenn sie über die Leitung IO/M durch die Kombination XXXXX001 ausgewählt ist und es sich in diesem Falle um einen Lesebefehl RD handelt, der vom Mikroprozessor 1 übertragen wurde. Die Verstärker 8 und 9 können durch das Signal RESET initiiert werden.

Die Steueranordnung 6 ist in Fig. 5 gezeigt. Es handelt sich um eine einfache Schaltung zum Dekodieren der in dem Register 5 enthaltenen Informationen. Die Schaltungen 12, 15 und 16 dekodieren das Adreßsignal XXXXX001 zum Anwählen der Ein/Ausgabeschaltung 7. Die Schaltungen 13, 17, 18 und 19 dekodieren das Adreßsignal XXXXX000 zum Anwählen des Zustandsregisters C/S5. Die Schaltungen 14, 20 und 21 dekodieren das Adreßsignal XXXXX100 zum Anwählen des Zeitzählers CT4.

Fig. 6 zeigt die in den Mikroprozessor vom Typ 8080 oder 8085 enthaltenen Arbeitsregister. Das Register A entspricht dem Akkumulator.

Die Register B, C, D, E sind Arbeitsregister, die speziell für die Entgegennahme von Daten eingerichtet sind. Die Register H und L sind Adreßregister. Das Register SP enthält die Adresse eines Stapelregisters und wird während der Verarbeitungsunterbrechungen benötigt, um auf die Adresse eines Stapels in dem Speicher zu zeigen, und den Inhalt bestimmter Register des Mikroprozessors zu bewahren oder die unterbrochenen Verarbeitungen wieder aufzunehmen. Das Register PC ist der Programmzähler, der bei der Ausführung eines Programms den Übergang zu dem nächsten Befehl ermöglicht. Das Register I ist ein Indexregister, das die Adressierung von Daten durch Indexierung ermöglicht.

Einzelheiten über die Funktion der Register finden sich in dem Werk "Les microprocesseurs" von Pierre le Beux und Rodnay Zaak, Hrsg. Soc. d'Edition Sybex, 313, rue Lecourbe, 75 015 Paris, C 1977.

Das in Fig. 7 gezeigte Flußdiagramm stellt die verschiedenen Schritte dar, die für den Ablauf des von dem Mikroprozessor der sendenden Station ausgeführten Mikroprogramms erforderlich sind. Im Schritt 101 legt der sendende Mikroprozessor die Verbindungsleitung l₃ auf den Digitalzustand 0 und verändert den Zustand des Zeitzählers auf den Zeitwert, der für die Aussendung des Startbits START und des wie in Fig. 3 gezeigt darauffolgenden Oktetts erforderlich ist. Die Beendigung der Aussendung des Startsignals verursacht eine Unterbrechung des Mikroprozessors 1. Das in dem Register R7 des Speichers RAM2 enthaltene zu überführende Oktett wird dann in das Akkumulatorregister A des Mikroprozessors 1 eingeladen, um den Wert des ersten Bits zu prüfen (Schritt 102). Die Ein/Ausgabeschaltung 7 überführt den entsprechenden Wert des ersten im Register R7 ausgelesenen Bits während der Schritte 103 und 104 auf den Leiter l₃. Im Schritt 105 wird das der zu übertragenden Nachricht entsprechende Paritätsbit berechnet und in eine Bitposition des Registers R8 des Speichers RAM2 überführt. Im Schritt 108 wird der Inhalt des Registers R7 um eine Binärposition nach links verschoben.

Dieser Vorgang wiederholt sich bei jedem von dem Zeitzähler abgegebenen Unterbrechungssignal und endet, wenn alle Bits des Oktetts nacheinander überführt sind. Der Schritt 107 besteht darin, daß überprüft wird, ob alle Bits überführt wurden. Im Schritt 109 wird das in dem Register R8 gespeicherte Paritätsbit gesendet. Der Empfänger kann dann die Parität der Bits des empfangenen Oktetts berechnen und mit dem ebenfalls empfangenen Paritätsbit vergleichen. Wenn diese übereinstimmen, so wird der Übertragungszyklus beendet (Schritt 112). Wenn keine Übereinstimmung vorhanden ist, signalisiert der Empfänger dem Sender, daß ein Fehler vorliegt (Signal ER in Fig. 3), und ein neuer Überführungszyklus beginnt ausgehend mit dem Schritt 101.

Das in Fig. 8 gezeigte Flußdiagramm zeigt die von dem Empfänger durchgeführten Operationen, wenn er auf eine Nachricht aus dem Sender wartet. Diese Operationen bzw. Tests erfolgen durch wiederholtes Ablesen des Zustands der Übertragungsleitung l₃. Im Schritt 114 wird die Ein/Ausgabeschaltung 7 wiederholt so lange ausgelesen, bis der Zustand der Leitung l₃ 0 ist. Wenn der Zustand der Leitung 1 wird (Schritt 115), wird der Zähler CT4 mit einem vorbestimmten Zeitwert geladen (Schritt 116), um eine Unterbrechung der von dem Mikroprozessor ausgeführten Verarbeitung zu verursachen und das Auslesen der Ein/Ausgabeschaltung 7 zu veranlassen, wenn dieser Zeitwert erschöpft ist. Diese Überprüfung erfolgt im Schritt 122. Wenn in diesem Schritt der Zustand der Ein/Ausgabeschaltung 1 ist, versetzt sich der Empfänger in den Bereitschaftzustand zum Abwarten des Startbits START; solange jedoch der Zustand der Ein/Ausgabeschaltung 0 ist, muß daraus geschlossen werden, daß die im Schritt 115 erfolgte Überprüfung an einem Störsignal erfolgte, woraufhin der Empfänger dann zum Schritt 114 zurückkehrt.

Fig. 9 zeigt die Sequenz beim Empfangen des Startbits START. Im Schritt 125 liest der Empfänger den Zustand der Ein/Ausgabeschaltung 7 aus. Der Zeitzähler CT4 wird mit einem vorbestimmten Zeitwert N₂ geladen, sobald der Zustand des Leiters l₃ den Wert Null annimmt. Dieser Zeitwert wird im Schritt 129 im Rhythmus des internen Taktes des Mikroprozessors heruntergezählt, bis der Wert Null erreicht ist (Schritt 130). Wenn der Zähler CT auf Null geht, verursacht er eine Unterbrechung des Mikroprozessors, der dann die Ein/Ausgabeschaltung 7 ausliest; wenn zu diesem Zeitpunkt der Sequenz der Leiter l₃ weiterhin den Wert Null aufweist, so bestätigt dies, daß ein Startbit START tatsächlich vorhanden ist, und nicht etwa ein Störsignal, so daß das Auslesen des Oktetts (im Schritt 134) dann ablaufen kann.

Fig. 10 zeigt die Sequenz zum Auslesen eines Oktetts. Der Zeitzähler CT4 wird auf einen Zeitwert geladen, welcher der Zeitspanne entspricht, die zum Auslesen der acht übertragenen Bits benötigt wird. Wenn die Dauer eines Bits 1 ms beträgt, beträgt der in den Zähler CT4 eingegebene Zeitwert 8 ms. Jede Überführung eines Bits verursacht eine Unterbrechung des empfangenden Mikroprozessors (Schritt 136) zur Freigabe der Speicherung des an der Ein/Ausgabeschaltung 7 ausgelesenen Bits im Register R7, zur Berechnung der Parität der bereits empfangenen Bits und Vergleich mit derjenigen des zuletzt empfangenen Bits und zum Einladen des berechneten Paritätsergebnisses in das Register R8 (Schritt 137). Wenn ein Oktett in das Register R7 überführt ist, nimmt der Zähler CT4 den Zustand Null an, zur gleichen Zeit wie das vom Sender übertragene Paritätsbit empfangen wird. Es erfolgt dann ein Vergleich zwischen dem vom Sender überführten Bit und dem zuvor berechneten und im Register R8 des Empfängers gespeicherten Bit (Schritt 140). Wenn die zwei Paritätsbits übereinstimmen, erfolgte die Übertragung fehlerfrei und wird als beendet angesehen; wenn jedoch ein Unterschied zwischen den Zuständen der beiden Paritätsbits festgestellt wird, liegt ein Übertragungsfehler vor, und dieser Fehler wird dem Sender signalisiert, indem die Leitung l₃ im Schritt 142 auf den Zustand Null gelegt wird; die Sequenz zur Überprüfung des Zustands der Schaltung PA7 wird dann wieder aufgenommen (Schritt 113).

Das System zur Erforschung des Zustands des Leiters l₃ und zur Abgabe der Unterbrechungssignale ermöglicht die Synchronisation der senderseitigen Nachrichtenabgabe mit der Funktion der empfangenen Station. Auf diese Weise wird in zweierlei Hinsicht ein asynchroner Betrieb ermöglicht, nämlich: unabhängig von den in jeder Station ausgeführten Funktionen, da der Unterbrechungsperioden die Stationen andere Aufgaben erfüllen können, die vollständig voneinander unabhängig sind, und unabhängig von den Programmen des Empfängers, da die Unterbrechungen jederzeit erfolgen können.

Die vorstehend beschriebenen Sequenzen können mittels der folgenden Befehlslisten verwirklicht werden, die im Speicher PROM7 bis (Fig. 3) gespeichert sind, wobei die Befehle des Mikroprozessors 8080 verwendet werden.

SENDEN
Befehle
Erläuterung
100 OUT PA
Ein/Ausg. A←0
101 LHLD @	102 MOVA, M	(Initiierung des Zählers CT4)
103 MOV CT, A	CT ← A
104 LHLD @	105 MOV B, M	B ← 0
INT	(Unterbrechung Zeitzähler)
106 LDA	A ← 8
107 SBB B @	108 JZ NEXT (113) @	109 LDA	A ← R7
10A OUT Port A @	10B MOV C, A	C ← A
10C ANA	Maske 1 000 000
10D XRA, M	Paritätsberechnung A
	A₀ ← R₈⊕A₀
10E LHLD @	10F MOV M, A	Parität in R8
110 MOV A, C	A ← R7
111 RLC	Verschiebung R7
112 MOV M, A	R7 ← A
113 LDA	A ← R8
114 OUT Port A @	115 NOP @	116 IN PORT A @	117 CPI	wenn 1=Fehler
118 JNC NEXT (100) @	119 RET	Ende

Ein/Ausgang-Prüfung
11A IN Port A
A₀ ← Zustand von PA7
11B CMP M	A₀ mit 1 vergleichen
	S=1 in PSW setzen, wenn ≠
11C RM NEXT=(11A)	wenn S=1, zurück zu 11A
11D LHLD	H, L mit Inhalt des Speichers an den Adressen qq und PP laden A N
11E MOV CT, A	CT ← N
11F RET

START
121 IN Port A
122 CMP M	S ← 1 in PSW ausführen, wenn ≠
123 RM NEXT (121)	zurück zu 121, wenn S=1
124 LHLD @	125 MOV A, M @	126 MOV CT, A @	127 RET

INT. START
128 PUSH PSW
A und PSW aufbewahren
129 IN Port A @	12A CMP M	Z des PSW auf 0 setzen, wenn Ein/Ausg.-Schalt.=0
12B RM NEXT (128)	wenn Z=1, zurück zu 128
12C CMZ

OKTETT LESEN
12D LHLD
12E MOV A, M @	12F MOV CT, A @	130 LX1 B	B ← 0
131 RET @	INT @	132 LHLD @	133 MOV A, M @	134 RLC @	135 MOV D, A @	136 IN Port A @	137 MOV E, A @	138 LHLD	Adressierung von R8
139 XRA	Parität in A
13A MOV M, A	Parität in R8
13B MOV AB @	13C ORA D @	13D LHLD	Adressierung von R7
13E MOV M, A	R7 ← A
13F INX B @	140 LDA	A ← 8
141 SBB B @	142 JP	Z ← 1 des PSW auf=0
143 RET @	144 MOV A, E @	145 LHLD	Adressierung von R8
146 CMP M @	147 JZ NEXT (149)	In PSW Z auf 1 setzen, wenn Gleichheit vorhanden
148 Fin @	149 OUT port A @	150 test port

Claims

1. Signalübertragungsvorrichtung für den Datenaustausch zwischen zwei Mikroprozessor-Informationsverarbeitungsstationen, die nur vorübergehend miteinander gekoppelt sind und von denen wenigstens eine in einem tragbaren Gegenstand enthalten ist, bestehend aus je einer mit einer Mikroprozessor-Informationsverarbeitungsstation verbundenen Sende/Empfangseinrichtung, dadurch gekennzeichnet, daß die Sende/Empfangseinrichtungen über einen einzigen bidirektionalen Übertragungskanal koppelbar sind, über den eine wortweise paritätsgesicherte asynchrone Nachrichtenübertragung stattfindet, daß jede Sende/Empfangseinrichtung den Übertragungskanal in einen ersten vorbestimmten Zustand versetzt, um ihre Empfangsbereitschaft anzuzeigen, daß jede Sende/Empfangseinrichtung beim Vorliegen einer zu übertragenden Nachricht die Übertragung mit dem Aussenden eines Startbit beginnt und nach der Übertragung eines Wortes in den Empfangszustand wechselt und daß die empfangende Sende/ Empfangseinrichtung beim Feststellen eines Paritätsfehlers den Übertragungskanal vorübergehend in einen zweiten, vom ersten verschiedenen Zustand versetzt.

2. Signalübertragungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Übertragungskanal durch zwei elektrische Leiter gebildet ist.

3. Signalübertragungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Übertragungskanal durch eine optische Übertragungsstrecke gebildet ist.

4. Signalübertragungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangsstufe und die Ausgangsstufe der Sende/Empfangseinrichtung jeweils durch Tristate-Treiber (8, 9) gebildet sind, wobei jedem Tristate-Treiber (8, 9) eine Steuerschaltung (10, 11) zugeordnet ist.