JPS5954355A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS5954355A JPS5954355A JP57165510A JP16551082A JPS5954355A JP S5954355 A JPS5954355 A JP S5954355A JP 57165510 A JP57165510 A JP 57165510A JP 16551082 A JP16551082 A JP 16551082A JP S5954355 A JPS5954355 A JP S5954355A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の分野
本発明はマイクロコンピュータ等のプログラムｆｌｌＪ
御装置を並設したシステムでの制御装置間どうしにおけ
ろシリアルデータの転送方式に関する。
御装置を並設したシステムでの制御装置間どうしにおけ
ろシリアルデータの転送方式に関する。
（ロ） 背景
一般にプログラム制御装置ト１゜間でのデータのシリア
ル転送には同期式或いは非同期式があるが、データを転
送才ろ側の主制御装置は従制御装置の処理状態にかかわ
らずデータを転送するものである。
ル転送には同期式或いは非同期式があるが、データを転
送才ろ側の主制御装置は従制御装置の処理状態にかかわ
らずデータを転送するものである。
しかしプよがら従制御装置の処理に時間的′７．Ｃ制約
（特に処理開始時期の規制）がある場合、主制御装置よ
り一方的にデータが転送され゛ると処理に狂いを生じ従
制御装置が誤動作を引起こす。例えば主制御装置により
データを演ｊ１．’ ｌ、て従制商１装置−・転送し、
従制御装置がこのデータを表示制御するシステムがある
。このとき従制御装Ｊｔ’ｆは定期的に表示制御を行う
ものであるが、主制御部の都合にて不特定の時ＪＩＪＩ
にデータが転送されてくると、従 １制御
装置が表示制御を行うタイミングが狂い表示
：′ｌ がちらつく等の不都合がある。
（特に処理開始時期の規制）がある場合、主制御装置よ
り一方的にデータが転送され゛ると処理に狂いを生じ従
制御装置が誤動作を引起こす。例えば主制御装置により
データを演ｊ１．’ ｌ、て従制商１装置−・転送し、
従制御装置がこのデータを表示制御するシステムがある
。このとき従制御装Ｊｔ’ｆは定期的に表示制御を行う
ものであるが、主制御部の都合にて不特定の時ＪＩＪＩ
にデータが転送されてくると、従 １制御
装置が表示制御を行うタイミングが狂い表示
：′ｌ がちらつく等の不都合がある。
（ハ）発明の目的
上記点より本発明は従側セ１１装置による処理のタイミ
ングを狂わさずにデータσ、）転送が可能１よ方式を提
供するものである。
ングを狂わさずにデータσ、）転送が可能１よ方式を提
供するものである。
に） 発すｌのｉ！Ｔ；要 、
。
。
主制御装置１ｖよりデータ転送の準備信号が入力すると
従制御装置は自己の定期的な処理にあわせた受信タイミ
ングの到来を待って主制御装置にレディー信号を出力し
、この従制御装置よりのレディ−イバ号により主１１・
ｌ １ｌｌｌ装置は従制御装ｊｆ＜７にシリアルデータ
な転送−ｆる。
従制御装置は自己の定期的な処理にあわせた受信タイミ
ングの到来を待って主制御装置にレディー信号を出力し
、この従制御装置よりのレディ−イバ号により主１１・
ｌ １ｌｌｌ装置は従制御装ｊｆ＜７にシリアルデータ
な転送−ｆる。
（ホ）発明の実施例
第】図は本発明によるデータ転送方式の機能ブロック図
を示し、主制御装置（１）と従制御装置（２）は夫々の
送（ｉ Ｊ１杼ｉｉａ子Ｕ、’ ｘ Ｔ） Ｍ ・Ｔ
Ｘ ＩＬ） Ｓと受信用端子１い： １．） Ｍ ａ
ｒｔ ｘ Ｄ ８間を２木の信号腺で接続されている。
を示し、主制御装置（１）と従制御装置（２）は夫々の
送（ｉ Ｊ１杼ｉｉａ子Ｕ、’ ｘ Ｔ） Ｍ ・Ｔ
Ｘ ＩＬ） Ｓと受信用端子１い： １．） Ｍ ａ
ｒｔ ｘ Ｄ ８間を２木の信号腺で接続されている。
そして（５）は従制御装置帽２）で表示１゛べきΣ
データル演算して記憶すると共にデータの転送開始時に
転送準備信号ＲＥ Ａ Ｄ Ｙ＋ を出力する演算記
憶装置、（４）は演算記憶装置（５）よりのデータをシ
リアルに変換しクロックパルス発生回路（８Ａ）よリッ
クロックパルスＣＬ、 に同期して出力するシフトレ
ジスタである。本例で転送すべきデータキャラクタは８
ビツトであるが、１ビツトのスタートビット及び２ビツ
トのストップビットを加えて１１ビツト１バイトのデー
タを転送するためにシフトレジスタ（４）は１１ビツト
で構成されている。
転送準備信号ＲＥ Ａ Ｄ Ｙ＋ を出力する演算記
憶装置、（４）は演算記憶装置（５）よりのデータをシ
リアルに変換しクロックパルス発生回路（８Ａ）よリッ
クロックパルスＣＬ、 に同期して出力するシフトレ
ジスタである。本例で転送すべきデータキャラクタは８
ビツトであるが、１ビツトのスタートビット及び２ビツ
トのストップビットを加えて１１ビツト１バイトのデー
タを転送するためにシフトレジスタ（４）は１１ビツト
で構成されている。
また（６）は転送準１ｉｉｉ信号ＲＥＡＤＹ、 を検
出するフリップフロップ回路、（３）はデータの受信タ
イミングを検出するタイマカウンタである。従制御装置
（２）は２０８μｓｅｃ で一連の処理を左や返し実行
するが、その間表示側ｉ、ｉｌには］、 ００ ／１ｓ
ｅ ｃが１号されてヤ６す、本例では表示制商ｌ以外
の制御１υ１間である１０８１ｔｓｃ、ｃが経過すると
データの受信タイミングとしている。
出するフリップフロップ回路、（３）はデータの受信タ
イミングを検出するタイマカウンタである。従制御装置
（２）は２０８μｓｅｃ で一連の処理を左や返し実行
するが、その間表示側ｉ、ｉｌには］、 ００ ／１ｓ
ｅ ｃが１号されてヤ６す、本例では表示制商ｌ以外
の制御１υ１間である１０８１ｔｓｃ、ｃが経過すると
データの受信タイミングとしている。
そのためタイマカウンタ（３）は表示制御以外の１ｌｉ
ｌＪ ９（１１す］間で定期的に「１」を加算して所定
数に、俺すると１０８／ｚｓｅｃが経過したとして信号
を発生する。ｌ：う構成されている。そして（１１）は
ＡＮＩ）ゲー ト、（７）はＡＮＤゲー）ＣＩ＋１の出
力にて一定期間しディー信号ＲＥ Ａ Ｄ Ｙ２ を出
力するワンショット回路、（Ｈｌ）はクロックパルス発
生回路（８Ｂ）よりのクロックパルスＣＬ２に同期して
転送データをサンプリングするデータ読取装置である。
ｌＪ ９（１１す］間で定期的に「１」を加算して所定
数に、俺すると１０８／ｚｓｅｃが経過したとして信号
を発生する。ｌ：う構成されている。そして（１１）は
ＡＮＩ）ゲー ト、（７）はＡＮＤゲー）ＣＩ＋１の出
力にて一定期間しディー信号ＲＥ Ａ Ｄ Ｙ２ を出
力するワンショット回路、（Ｈｌ）はクロックパルス発
生回路（８Ｂ）よりのクロックパルスＣＬ２に同期して
転送データをサンプリングするデータ読取装置である。
クロックパルス発生回路（８Ａ）（８Ｉ３）はレディー
信号ＲＥＡＤＹ２０発生にて夫々１１個の同一周期のク
ロックパルスＣＬ、及びＣＬ２を出力するが、クロック
パルス発生回路（８Ｂ）にはレディー信号ｎ、 ｒ＞△
ＤＹ、が遅延回路（９）により所定時間遅延して入力す
るために、第３図のタイミングチャートに示す如くクロ
ックパルスＣＬ２はクロックパルスＣＬ、より１８６′
位相が遅れている。またデータ読取装置（１０）は１１
ビツトのデータをサンプリングするとフリップフロップ
回路（６）にリセット信号を出力するように構成されて
いる。
信号ＲＥＡＤＹ２０発生にて夫々１１個の同一周期のク
ロックパルスＣＬ、及びＣＬ２を出力するが、クロック
パルス発生回路（８Ｂ）にはレディー信号ｎ、 ｒ＞△
ＤＹ、が遅延回路（９）により所定時間遅延して入力す
るために、第３図のタイミングチャートに示す如くクロ
ックパルスＣＬ２はクロックパルスＣＬ、より１８６′
位相が遅れている。またデータ読取装置（１０）は１１
ビツトのデータをサンプリングするとフリップフロップ
回路（６）にリセット信号を出力するように構成されて
いる。
第２図に主制御装置側送信用端子ＴＸＤＭと従制省１１
装置側送信用端子ＴｘＤＳのフォーマットを示して動作
を説明する。通常、各送受信用端子ＴｘＤＭ−ｆｌｘＤ
Ｓ＠ＴｘＤＳΦＲＸＤＭはマーク状、、ｉ、＋１２ｒ
ｌ■Ｊにあるが、転送開始にて演算記憶装置（５）は送
信用端子ＴｘＤＭを「Ｌ」にして転送準備信号］ｔＥＡ
ＤＹ＋ を出力する。したがってフリップフロップ回
路（６）が転送準備信号ＲＥ Ａ、 Ｄ Ｙ＋ を検
出してセントするが、タイマカウンタ（３）が所定数に
達していないとＡ Ｎ ｉ）ゲート（１υに出力は発生
しない。一方演算記憶装置（５）は転送開始により１１
ビツトの転送データをシフトレジスタ（４）にセットｆ
ろが、転送データは第２図のフォーマットに示１−如く
１ビツトのスタートビットｒ Ｌ ｌと８ビツトのデー
タキャラクタと２ピントのストップビット「■■」で構
成されている。しかして従制御ＱＪ４に’１（２）の表
示以外の制御期間が終了するのを、タイマカウンタ（３
）が前回の表示制御の終了から１０８／ｌ５ｅｃに相当
する所定数を計数することで検出１−るとＡＮＤゲー）
（Ｉｌｌは受信タイミングとして出力を生じ、ワンショ
ット回路（７）は一定期間送信用端子’Ｊ？ ｘ 、［
）Ｓを「Ｌ」にしてレディー信号］’ｔＥＡＴ）Ｙ、、
を出力する。したがってクロックパルス発生回路（８Ａ
）は受信用端子ＲｘＤＭよりのレディー信号ＴＩ Ｅ
Ａ−ＤＹ２ をトリガとして１１個のクロックパルスＣ
Ｌ、 を順次出力し、そのためシフトレジスタ（４）
はシフトしてデータを１ビツト毎シリアルに送信用端子
ＴｘＪ）Ｍを通して従制御装置（２）に出力する。
装置側送信用端子ＴｘＤＳのフォーマットを示して動作
を説明する。通常、各送受信用端子ＴｘＤＭ−ｆｌｘＤ
Ｓ＠ＴｘＤＳΦＲＸＤＭはマーク状、、ｉ、＋１２ｒ
ｌ■Ｊにあるが、転送開始にて演算記憶装置（５）は送
信用端子ＴｘＤＭを「Ｌ」にして転送準備信号］ｔＥＡ
ＤＹ＋ を出力する。したがってフリップフロップ回
路（６）が転送準備信号ＲＥ Ａ、 Ｄ Ｙ＋ を検
出してセントするが、タイマカウンタ（３）が所定数に
達していないとＡ Ｎ ｉ）ゲート（１υに出力は発生
しない。一方演算記憶装置（５）は転送開始により１１
ビツトの転送データをシフトレジスタ（４）にセットｆ
ろが、転送データは第２図のフォーマットに示１−如く
１ビツトのスタートビットｒ Ｌ ｌと８ビツトのデー
タキャラクタと２ピントのストップビット「■■」で構
成されている。しかして従制御ＱＪ４に’１（２）の表
示以外の制御期間が終了するのを、タイマカウンタ（３
）が前回の表示制御の終了から１０８／ｌ５ｅｃに相当
する所定数を計数することで検出１−るとＡＮＤゲー）
（Ｉｌｌは受信タイミングとして出力を生じ、ワンショ
ット回路（７）は一定期間送信用端子’Ｊ？ ｘ 、［
）Ｓを「Ｌ」にしてレディー信号］’ｔＥＡＴ）Ｙ、、
を出力する。したがってクロックパルス発生回路（８Ａ
）は受信用端子ＲｘＤＭよりのレディー信号ＴＩ Ｅ
Ａ−ＤＹ２ をトリガとして１１個のクロックパルスＣ
Ｌ、 を順次出力し、そのためシフトレジスタ（４）
はシフトしてデータを１ビツト毎シリアルに送信用端子
ＴｘＪ）Ｍを通して従制御装置（２）に出力する。
一方クロックパルス発生回路（８Ｂ）にはレディー信号
ＲＥ Ａ Ｄ Ｙ２ が遅延回路（９）により遅延され
て入力し１８０°位相の遅れたクロックパルスＣＬ２を
１１個出力する。そしてデータ希：取装置Ｆｉ （１０
）はクロックパルスＣＬ２の立上がりと同期して受ｆｉ
ζ用端子Ｒｘ Ｉ） Ｓに入力されろデータをサンプリ
ングしており、したがって各データを１／２ビット１１
〒点で読取っている。しかしてデータ読取装＠（１０）
は１１ビツトのデータのサンプリングが終了するとリセ
ット信号をフリップフロップ回路（６）に出力してデー
タ転送を終了する。
ＲＥ Ａ Ｄ Ｙ２ が遅延回路（９）により遅延され
て入力し１８０°位相の遅れたクロックパルスＣＬ２を
１１個出力する。そしてデータ希：取装置Ｆｉ （１０
）はクロックパルスＣＬ２の立上がりと同期して受ｆｉ
ζ用端子Ｒｘ Ｉ） Ｓに入力されろデータをサンプリ
ングしており、したがって各データを１／２ビット１１
〒点で読取っている。しかしてデータ読取装＠（１０）
は１１ビツトのデータのサンプリングが終了するとリセ
ット信号をフリップフロップ回路（６）に出力してデー
タ転送を終了する。
第６図は本発明を自動販売機の主制御装置（ＬＡ）と従
制御装置（２Ａ）を示すものである。主制御装置ｉ”ｉ
、 （］ Ａ）は演算装置ＣＰ Ｕ、 とプログラム
メモリへ ＲＯＭとデータをストアするメモリＲ＠、 Ｍとラッチ
回路（１２）とから成り、ＲＯＭに定められたプログラ
ムを読出して実行し投入金額演算・販売可否判定・販売
動作・釣銭演算等の自動販売機の中枢制御を行うもので
ある。また従制御装置（２人）は演算装置ＣＰ Ｕ２
と４桁のデジタル表示による投入金額表示器（１３）
とＡからＰまでの１６種類の商品毎に対応するＬ Ｅ
Ｄを備えた販売可商品表示器（１４）及び売切商品表示
器（１５）とから構成されている。そしてＣＰＵ、
とＣＰＵ２は夫々互いの送信用端子■ Ｔ ｘ Ｄ％・Ｔ ｘ Ｉ） Ｓ及び受信用端子ＲｘＤ
Ｍ・ＲｘＤＳにて２本の信号線で吸続され、ＣＰＵ２は
ＣＰ Ｕ、 からの投入金額データ・販売価格が投入
金額以内の商品を示す販売可商品データ・売す１Ｊ藺品
データの入力によりこれら情報を夫々投入金額表示器（
１３１・１１（売可表示器（１１）・売切イ・４示器（
Ｉ５）にこ表示させろものである。即ちＣＰＵ２は投入
金額以内 示に関する各桁の笈ビットセグメントデータ・ＡからＨ
までの８種類の商品が夫々販売可能″Ｃ：あろかを示−
ｉ８ビットの販売ｄＪ表示データ・同じく■からＰまで
の８種ｙ１１の商品に関する８ビツトの販売可表示デー
タ・Ａからｔｌまでの８１″ｉＩＴ類の商品が夫々売り
であるかを示す８ビツトの光←ＩＪ表示データ・同じく
■からＰまでの８極類の商品に四゛ずろ８ビツトの売切
表示データを順次出力すると共に、該データを表示する
表示器に対応するデジットラインＤ１〜Ｄ８に信号を出
力しｌｌｆｊ次各表示器をパルス点灯させろもので゛あ
る。尚、Ｃ’ｉ） Ｕ、 は図示されていない投入貨幣
信号により投入金でＶ：１を演９してＡからＰまでの商
品販売価格と比較することで版売可Ｉ止商品を決定し、
投入金額データ及び販売可商品データをＣＰ Ｕ２ に
出力す７．）。更にく二Ｉ：’ Ｕ。
制御装置（２Ａ）を示すものである。主制御装置ｉ”ｉ
、 （］ Ａ）は演算装置ＣＰ Ｕ、 とプログラム
メモリへ ＲＯＭとデータをストアするメモリＲ＠、 Ｍとラッチ
回路（１２）とから成り、ＲＯＭに定められたプログラ
ムを読出して実行し投入金額演算・販売可否判定・販売
動作・釣銭演算等の自動販売機の中枢制御を行うもので
ある。また従制御装置（２人）は演算装置ＣＰ Ｕ２
と４桁のデジタル表示による投入金額表示器（１３）
とＡからＰまでの１６種類の商品毎に対応するＬ Ｅ
Ｄを備えた販売可商品表示器（１４）及び売切商品表示
器（１５）とから構成されている。そしてＣＰＵ、
とＣＰＵ２は夫々互いの送信用端子■ Ｔ ｘ Ｄ％・Ｔ ｘ Ｉ） Ｓ及び受信用端子ＲｘＤ
Ｍ・ＲｘＤＳにて２本の信号線で吸続され、ＣＰＵ２は
ＣＰ Ｕ、 からの投入金額データ・販売価格が投入
金額以内の商品を示す販売可商品データ・売す１Ｊ藺品
データの入力によりこれら情報を夫々投入金額表示器（
１３１・１１（売可表示器（１１）・売切イ・４示器（
Ｉ５）にこ表示させろものである。即ちＣＰＵ２は投入
金額以内 示に関する各桁の笈ビットセグメントデータ・ＡからＨ
までの８種類の商品が夫々販売可能″Ｃ：あろかを示−
ｉ８ビットの販売ｄＪ表示データ・同じく■からＰまで
の８種ｙ１１の商品に関する８ビツトの販売可表示デー
タ・Ａからｔｌまでの８１″ｉＩＴ類の商品が夫々売り
であるかを示す８ビツトの光←ＩＪ表示データ・同じく
■からＰまでの８極類の商品に四゛ずろ８ビツトの売切
表示データを順次出力すると共に、該データを表示する
表示器に対応するデジットラインＤ１〜Ｄ８に信号を出
力しｌｌｆｊ次各表示器をパルス点灯させろもので゛あ
る。尚、Ｃ’ｉ） Ｕ、 は図示されていない投入貨幣
信号により投入金でＶ：１を演９してＡからＰまでの商
品販売価格と比較することで版売可Ｉ止商品を決定し、
投入金額データ及び販売可商品データをＣＰ Ｕ２ に
出力す７．）。更にく二Ｉ：’ Ｕ。
はやはり図示されていない販売制量↑η１５より入力す
るＡからＰまでの各商品の売り検知信号の入力により売
切商品データをＣＰＵ２に出力する。
るＡからＰまでの各商品の売り検知信号の入力により売
切商品データをＣＰＵ２に出力する。
上ｉ’１ｔ２ｔ￥成で本発明に係るデータ転送ばＣＰ
Ｕ。
Ｕ。
及びＣＩ）Ｕ２のプログラム制御により達成されるが、
；ｒｒ、 ４ ＋ｓ＜＋及び２ｐ７５図に示すフローデ
ー１−一トにて動作を説明する。第４図はＣＰｔＪ、
の本発明に関する：ｌ１ｌｌ ｆＡ１部分を示すもの
で、データ転送命令によりＣＰｔＪ、 は先ず転送バイ
ト数をセントする。本例では、１９人金額データは４桁
で４バイト、Ａから１■までの各商品に関する販売可商
品データ及び売切［ｉ′５品データで２バイト、史に■
からＰまでの各商品に関する販売可商品データ及び売切
商品データで２バイトの削８バイトが転送バイトとなる
。そしてＣＩ）Ｕ、は転送すべきデータキャラクタをＲ
ＡＭの所ｆｆ１Ｚ番地にセットした後に、ＣＰ Ｕ、は
送信用Ｖ；ｂｊ子Ｔ ｘ Ｄ Ｍをｆ−Ｌ Ｊにして転
送準備信号ＲＥ、ｌ）Ｙ、 を出力し、Ｃ’ＰＵ、、
よりレディー信号Ｉｔ Ｅ Ａ Ｉ）Ｙ２ が入力
するのを待機する。しかしてＩｔ Ｆ； Ａ、 ］−）
”１．’２０入力にてＣＰ Ｕ２ はソウトクエアタ
イマによろ１ピツトのスタートピントアウト期間に亘っ
て送信用端子１．’ ｘ Ｄ Ｍを「Ｌ」にしてから８
ビツトのデータキャラクタ’ｔ’：’ １ｌｌｊｔ次出
力し、データキャラクタの出力後ｃ ｐ ｔ、＋２ は
°２ビットのストップビットアウト４１，１１間にＨっ
て送信用端子ＴｘＤＭを「■■」にして１バイトの転送
を終了する。
；ｒｒ、 ４ ＋ｓ＜＋及び２ｐ７５図に示すフローデ
ー１−一トにて動作を説明する。第４図はＣＰｔＪ、
の本発明に関する：ｌ１ｌｌ ｆＡ１部分を示すもの
で、データ転送命令によりＣＰｔＪ、 は先ず転送バイ
ト数をセントする。本例では、１９人金額データは４桁
で４バイト、Ａから１■までの各商品に関する販売可商
品データ及び売切［ｉ′５品データで２バイト、史に■
からＰまでの各商品に関する販売可商品データ及び売切
商品データで２バイトの削８バイトが転送バイトとなる
。そしてＣＩ）Ｕ、は転送すべきデータキャラクタをＲ
ＡＭの所ｆｆ１Ｚ番地にセットした後に、ＣＰ Ｕ、は
送信用Ｖ；ｂｊ子Ｔ ｘ Ｄ Ｍをｆ−Ｌ Ｊにして転
送準備信号ＲＥ、ｌ）Ｙ、 を出力し、Ｃ’ＰＵ、、
よりレディー信号Ｉｔ Ｅ Ａ Ｉ）Ｙ２ が入力
するのを待機する。しかしてＩｔ Ｆ； Ａ、 ］−）
”１．’２０入力にてＣＰ Ｕ２ はソウトクエアタ
イマによろ１ピツトのスタートピントアウト期間に亘っ
て送信用端子１．’ ｘ Ｄ Ｍを「Ｌ」にしてから８
ビツトのデータキャラクタ’ｔ’：’ １ｌｌｊｔ次出
力し、データキャラクタの出力後ｃ ｐ ｔ、＋２ は
°２ビットのストップビットアウト４１，１１間にＨっ
て送信用端子ＴｘＤＭを「■■」にして１バイトの転送
を終了する。
そしてセットした転送バイト数より「１」を減算し減３
Ｖ、の結果「０」どならないうちは再び送イ３用端子Ｔ
ｘ Ｄ ＭをｒＬＪにしてＣＩ） ＴＪ２ からのレ
ゾ７ｆ−信号ＲＥＡＤＹ２の入力にて次のバイトのデー
タを同様な動作で転送する。しかして８バイトのデータ
の転送完了にてデータ転送の制御を終了する。
Ｖ、の結果「０」どならないうちは再び送イ３用端子Ｔ
ｘ Ｄ ＭをｒＬＪにしてＣＩ） ＴＪ２ からのレ
ゾ７ｆ−信号ＲＥＡＤＹ２の入力にて次のバイトのデー
タを同様な動作で転送する。しかして８バイトのデータ
の転送完了にてデータ転送の制御を終了する。
第５ＮはＣＩ） Ｕ２ の制御を示しており、’ｒｉｊ
： ｒＲ’投入による初期設定の後、先ずタイマカウン
タ゛ｒＣを所定値にセットして、次にタイマカウンタＴ
Ｃより「１」を滅ぶし減算結果が「０」となるまで減
算を繰返す。これは前述したように従制御ｊ、ｌ；臼（
２人）によろ−処理時間２（１８／Ｌｓｅｃのうちの表
示以外の処理時間１０８ ｔｔｓｅｃ Ｏ）経過するの
を検出している。そして１０８μｓｅｃ経）７．；４
後、ＣＩ） ｔｌ２は受信用Ｆ；’ｄＡ了−１１ｘ１）
Ｓへの１眠送Ｎ１．（ｌ？ｌｊ信号ＲＥＡＤＹ。
： ｒＲ’投入による初期設定の後、先ずタイマカウン
タ゛ｒＣを所定値にセットして、次にタイマカウンタＴ
Ｃより「１」を滅ぶし減算結果が「０」となるまで減
算を繰返す。これは前述したように従制御ｊ、ｌ；臼（
２人）によろ−処理時間２（１８／Ｌｓｅｃのうちの表
示以外の処理時間１０８ ｔｔｓｅｃ Ｏ）経過するの
を検出している。そして１０８μｓｅｃ経）７．；４
後、ＣＩ） ｔｌ２は受信用Ｆ；’ｄＡ了−１１ｘ１）
Ｓへの１眠送Ｎ１．（ｌ？ｌｊ信号ＲＥＡＤＹ。
の入力をみて入力して〜・ｌ、（い場合に表示すブルー
チンで投入金Ｖｒｌ’ｉ−；Ａｔ示・販売ｎ１商品表示
・売切商品イト；示の各制御を１ｏＯ１１ｓｅｃの間実
行した後、再びタイマカウンタＴＣのセットモードに復
すｉ′ｉ）シて断る処理を静１・返す。しかして１０８
７Ｌｓｅｃの経過後に受イご出端子Ｒｘ Ｉ） Ｓをみ
て転送率（、Ｑ、信号ＲＥ Ａ、 ＩＹｌ の入力を
検出ｊ７−１と、ＣＰ Ｕ２ は送信用１４，１４子１
” ｘ Ｉ）Ｓを「Ｌ Ｊにしてレケーイー信号１１
Ｅ Ａ Ｉ） ’Ｉ’２を出力した後、表示すブルーチ
ンで投入金額表示・販売司商品人示・売切商品表示の各
制御を１００／ｌ Ｓ ｅ Ｃ実行する。そして表示終
了後ＣＰ Ｕ２はレディー信号■（ＥＡＤＹ２の出力に
基づきＣＰＵ。
チンで投入金Ｖｒｌ’ｉ−；Ａｔ示・販売ｎ１商品表示
・売切商品イト；示の各制御を１ｏＯ１１ｓｅｃの間実
行した後、再びタイマカウンタＴＣのセットモードに復
すｉ′ｉ）シて断る処理を静１・返す。しかして１０８
７Ｌｓｅｃの経過後に受イご出端子Ｒｘ Ｉ） Ｓをみ
て転送率（、Ｑ、信号ＲＥ Ａ、 ＩＹｌ の入力を
検出ｊ７−１と、ＣＰ Ｕ２ は送信用１４，１４子１
” ｘ Ｉ）Ｓを「Ｌ Ｊにしてレケーイー信号１１
Ｅ Ａ Ｉ） ’Ｉ’２を出力した後、表示すブルーチ
ンで投入金額表示・販売司商品人示・売切商品表示の各
制御を１００／ｌ Ｓ ｅ Ｃ実行する。そして表示終
了後ＣＰ Ｕ２はレディー信号■（ＥＡＤＹ２の出力に
基づきＣＰＵ。
から受信ＩＩＩ端子１（ｘ Ｄ Ｓへ入力するデータを
サンプリングする。本例で１ビツト期間は２０８μｓｅ
ｃであり、ＣＰＬＪ、 がレディー信号ＲＥ Ａ Ｄ
Ｙ２ の入力によりＩビット目のデータを転送しても
ＣＰ［Ｊ ２ は表示′す゛ブルーチンの処理により１
００ｔｔｓｅｃ後でしかこのデータをザンブリングぜず
、しブこがってＣＰ Ｕ２＆Ｔ、 Ｊ 、／’ ２ビツ
トのタイミングでデータをサンプリングしてｔεす、サ
ンプリング？＆ＣＩ）Ｕ２ は残りの１０８７ｔｓｃｃ
をホーレート＋ｉ’！整ゴーる。
サンプリングする。本例で１ビツト期間は２０８μｓｅ
ｃであり、ＣＰＬＪ、 がレディー信号ＲＥ Ａ Ｄ
Ｙ２ の入力によりＩビット目のデータを転送しても
ＣＰ［Ｊ ２ は表示′す゛ブルーチンの処理により１
００ｔｔｓｅｃ後でしかこのデータをザンブリングぜず
、しブこがってＣＰ Ｕ２＆Ｔ、 Ｊ 、／’ ２ビツ
トのタイミングでデータをサンプリングしてｔεす、サ
ンプリング？＆ＣＩ）Ｕ２ は残りの１０８７ｔｓｃｃ
をホーレート＋ｉ’！整ゴーる。
そしてＣＩ’ Ｌ１２は８ビットのう１−クキャラクタ
の全てをサンプリング１ろまで表示・サンプリング・ボ
ーレート５周整の一刊ｌのフローを絹１；スし、１１ビ
ツトのデータのＩ（ｑ込終了にてタイマカウンタＴ（：
のセントモードに復帰して１バイトのデータ転送を終了
する。しかしてＣＰＵ、 は２バイト［１σ）データを
転送すべく転送率’Ｅｆｆ （ｆ１号■（ＥΔＩ）Ｙ、
を出力し同様ｔＫＱ１作にて８バイトのデータが順
次転送される。以ヒの如く、ＣＰ Ｕ、はＣＰ １．Ｊ
ｌ より転送準イボｉ信号ＲＦ： Ａ Ｄ Ｙ＋
が入力してもタイマカウンタＴＣが「０」とならノｊ＋
、・うちはＣＰ ＩＪ、 にレディー信号１１．ＥＡ
ＤＹ２を出力せず、所定の表示タイミングへの到達にて
レディー信号ＲＥ Ａ Ｔ）￥２ を出力するために、
ＣＩ’ＴＪ２はいままて゛と同一のタイミングで表示を
行い／Ｘからデータを取込むことが可能となって表示の
ちらつき等σ片１νｌ１１１作は防止されろ。
の全てをサンプリング１ろまで表示・サンプリング・ボ
ーレート５周整の一刊ｌのフローを絹１；スし、１１ビ
ツトのデータのＩ（ｑ込終了にてタイマカウンタＴ（：
のセントモードに復帰して１バイトのデータ転送を終了
する。しかしてＣＰＵ、 は２バイト［１σ）データを
転送すべく転送率’Ｅｆｆ （ｆ１号■（ＥΔＩ）Ｙ、
を出力し同様ｔＫＱ１作にて８バイトのデータが順
次転送される。以ヒの如く、ＣＰ Ｕ、はＣＰ １．Ｊ
ｌ より転送準イボｉ信号ＲＦ： Ａ Ｄ Ｙ＋
が入力してもタイマカウンタＴＣが「０」とならノｊ＋
、・うちはＣＰ ＩＪ、 にレディー信号１１．ＥＡ
ＤＹ２を出力せず、所定の表示タイミングへの到達にて
レディー信号ＲＥ Ａ Ｔ）￥２ を出力するために、
ＣＩ’ＴＪ２はいままて゛と同一のタイミングで表示を
行い／Ｘからデータを取込むことが可能となって表示の
ちらつき等σ片１νｌ１１１作は防止されろ。
（へ）発明の効果
本発明にイイクろと、主制御装（？イ、がデータ転送に
先立し〕出力するＱ’：Ｉｊ送イＩＩ＝、 ｆ市ｉ信号
をオンライン検知とし、データ転送の開始は従制御装置
の受信タイミングを持って行うために、従制御装置の処
理タイミングを狂わすことなくデータ転送が成されろ。
先立し〕出力するＱ’：Ｉｊ送イＩＩ＝、 ｆ市ｉ信号
をオンライン検知とし、データ転送の開始は従制御装置
の受信タイミングを持って行うために、従制御装置の処
理タイミングを狂わすことなくデータ転送が成されろ。
しかも主制御装置１′ｊと従制御装置間にデータ転送の
ノくツファ、１．’； １１“ｑ、を設げなくても、従
制御装［６の処理に誤動作をきたすことブｆ（データ転
送を行うことができシステムが安価と〕、【ろ。
ノくツファ、１．’； １１“ｑ、を設げなくても、従
制御装［６の処理に誤動作をきたすことブｆ（データ転
送を行うことができシステムが安価と〕、【ろ。
第１図は本発明を示す（幾能ブロック図、第２図はｉη
信用端子ＴｘＤＭとＴ ｘ Ｄ Ｓのフォーマットを示
す図、第３図は動作を示すタイミングチャート、第４図
は主制御装置のフローチャート、第５図は、従制御装置
ｉ’ｉのフローチャート、第６図は自動１！ｈｚ、 売
ｔｉｌｌ Ｉｃ ｉａ ｋｊ ７−＋ 主’、１ｉｌｌ
ｆｉｌｌ ％ ｌｉ”ｆト従ｔｌｆ制御Ｖｉ ｌｉ＜
ｊ ｉｔ 示Ｊ 図−Ｃある。 （１）・・主制すｎｌ＋−１１三Ｉ（ｆ、 （２）・・
・従制御装置１′イ８、 （３）・・・タイマカウンタ
、 （４）・・・シフトレジスタ、 （５）・・・演３
ン記憶装置１胃。 第２図 第３図 ＩＪ
信用端子ＴｘＤＭとＴ ｘ Ｄ Ｓのフォーマットを示
す図、第３図は動作を示すタイミングチャート、第４図
は主制御装置のフローチャート、第５図は、従制御装置
ｉ’ｉのフローチャート、第６図は自動１！ｈｚ、 売
ｔｉｌｌ Ｉｃ ｉａ ｋｊ ７−＋ 主’、１ｉｌｌ
ｆｉｌｌ ％ ｌｉ”ｆト従ｔｌｆ制御Ｖｉ ｌｉ＜
ｊ ｉｔ 示Ｊ 図−Ｃある。 （１）・・主制すｎｌ＋−１１三Ｉ（ｆ、 （２）・・
・従制御装置１′イ８、 （３）・・・タイマカウンタ
、 （４）・・・シフトレジスタ、 （５）・・・演３
ン記憶装置１胃。 第２図 第３図 ＩＪ
Claims (1)
- １ 主制御部（ｄ、から従制御装置６゛にシリアルデー
タを転送するシステムに於いて、前記主制御装置からの
転送準備信号に応答して前記従制御装置は定期的な処理
にあわせた受信タイミングでレディー信号を発生し、該
レディー４８号にて前記主制御装置色がデータ転送な開
始することを！Ｙ！ｊ ％’！ｉとしたデータ転送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165510A JPS5954355A (ja) | 1982-09-22 | 1982-09-22 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57165510A JPS5954355A (ja) | 1982-09-22 | 1982-09-22 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954355A true JPS5954355A (ja) | 1984-03-29 |
Family
ID=15813759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57165510A Pending JPS5954355A (ja) | 1982-09-22 | 1982-09-22 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148557A (ja) * | 1984-12-24 | 1986-07-07 | Sony Corp | デ−タ伝送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691563A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Polarity inversion control system of communication controller |
| JPS5721145A (en) * | 1980-05-30 | 1982-02-03 | Cii | Signal transmitting device between two data processing stations |
-
1982
- 1982-09-22 JP JP57165510A patent/JPS5954355A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691563A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Polarity inversion control system of communication controller |
| JPS5721145A (en) * | 1980-05-30 | 1982-02-03 | Cii | Signal transmitting device between two data processing stations |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148557A (ja) * | 1984-12-24 | 1986-07-07 | Sony Corp | デ−タ伝送方式 |
| JPH0571978B2 (ja) * | 1984-12-24 | 1993-10-08 | Sony Corp |
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