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Verfahren und Vorrichtung zur Übertragung von Daten
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zwischen einer Steuereinheit und einem oder mehreren Teilnehmern Die
Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Übertragung von
Daten zwischen einer Steuereinheit und einem oder mehreren Teilnehmern, die über
einen gemeinsamen Übertragungskanal miteinander in Verbindung stehen.
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Es ist bereits in Detenllbertragungssystem bekannt, bei dem an einen
Übertragungskanal zahlreiche teräte angeschlossen sind, die mittels eines prosrammierbaren
Steuergeräts
fiir das Send< ~#derEmpfangen von Daten aufgerufen werden. Der s.anaX des bekannten
Systems besteht aus acht Datenleitungen1 über dieAdressen und sonstige Informationen
übertragen werden, sowie acht Steuerleitungen. DieAdressierung und der Austausch
der anderen Daten erfolgt in verschiedenen Übertragungszyklen, die nach dem Hand-shake-Verfahren
ablaufen (~Wie funktioniert der IEC-Bus" von J.Klaus in Elektronik', 1975, H. 5
s. 73 bis 78).
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Der Erfindung liegt die Aufgabe ~zugrunde, ein Verfahren und eine
Vorrichtung der eingangs erwähnten Gattung derart weiterzuentwickeln, daß mit einer
minimalen Anzahl von Steuersignalen fiir den Aufruf von Teilnehmern und den Beginn
der Datenübertragung wenige Zeit erforderlich und die Übertragung gegen kurzzeitige
Störsignale auf dem Kanal unempfindlich ist.
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Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Adressierung
eines Teilnehmers und die Übertragung weiterer Daten innerhalb eines Übertragungszyklus
von drei Signalen gesteuert werden, wobei mit einem Wechsel der binären Werte des
ersten Signals der Zyklusbeginn bestimmt und nach Ablauf einer vorgegebenen Verzögerungszeit
die Übernahme der Adresse eingeleitet wird, deren Übernahme durch einen Wechsel
der binären Werte des zweiten Signals quittiert wird, durch den nach erneutem Ablauf
der Verzögerungszeit die Adresse zurückgenommen und die Daten auf den Übertragungskanal
geschaltet werden, deren Freigabe mit einem den binären Anfangswert des ersten Signals
wiederherstellenden Wechsel quittiert wird, durch den nach einem weiteren Ablauf
der Verzögerungszeit die Daten in die Teilnehmer oder dieSteuereinheit eingegeben
werden, deren Eingabe durch einen Wechsel der binären Werte des dritten
Signals
quittiert wird, durch den nach Ablauf einer weiteren Verzögerungszeit der Übertragungszyklus
beendet wird. Fehlerhafte Daten, die auf kurzzeitige Störsignale auf den Le itungen
des Übertragungskanals zurückgehen, erden durch dieses Verfahren nicht fiir die
Weiterverarbeitung angenommen. Daher ist eine große Sicherheit gegen Störungen vorhanden.
Die Adressen- und die Übermittlung der anderen Daten läuft im gleichen Übertragungszyklus
ab. Der Zeitaufwand für die zweimalige Einleitung eines Hand-shake-Zyklus entfällt.
Die Adressen und die anderceitigen Informationen können bei diesem Verfahren nacheinander
auf den gleichen Leitungen ribertragen werden, da durch die Steuersignale dieArt
der iibertragenen Daten unterschieden werden kann. Bei gleicher Anzahl der parallel
zu übertragenden Daten sowie gleichem Adressenumfang werden gegenüber dem bekannten
Übertragungssystem weniger Leitungen fiir den Übertragungskanal benötigt.
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Bei einer zweckmäßigen Ausführungsform ist vorgesehen, daß in jedem
Teilnahmer nach Ablauf der auf den Wechsel des ersten Steuersignals folgenden Verzögerungszeit
ein erstes Teilnehmersignal auf einen anderen binären Wert umgeschaltet wird, durch
den die Adresse in die Teilnehmer eingegeben wird, daß ein zweites Teilnehmersignal
von einem Wechsel des zweiten Signals auf einen anderen binären Wert umgeschaltet
wird und daß die beiden Teilnehmersignale nach einem erneuten Wechsel des ersten
Signals unter Eingabe der Daten in den Teilnahmer oder durch einen Wechsel des zweiten
Signals rückgesetzt werden.
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Die drei Signale werden durch diese Ausfiihrungsform in den Teilnehmern
in zwei Steuersignale umgewandelt, mit denen die Eingabe der Adresse und der Daten
in den jeweiligen Teilnahmer vorgenommen wird. Die Übernahme der Adresse und der
Daten erfordert somit keine aufwendigen Maßnahmen.
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Eing giinstige Ausführungsform besteht darin, daß mit dem Wechsel
des binären Werts eines ersten Steuereinheitensignals, durch den die Adresse auf
den Übertragungskanal geschaltet wird, der Wechsel des ersten Signals hervorgerufen
wird, daß nach dem Wechsel des zweiten Signals, um die Verzögerungszeit verschoben,
das erste Steuereinheitensignal zurückgestellt und der binäre Wert eines zweiten
Steuereinheitensignals zur Beaufschlagung des Übertragungskanals mit Daten geändert
wird, daß das erste Steuereinheitensignal nach dem erneuten Wechsel des ersten Signals
nach Ablauf der Verzögerungszeit zur Eingabe der Daten wiederum geändert wird und
daß die beiden Steuereinheitensignale nach dem Wechsel des dritten Signals nach
Ablauf der Verzögerungszeit zur Beendigung des Übertragungszyklus zurückgestellt
werden. Für die Adressierung eines Teilnehmers und die Übertragung der Daten vom
Teilnehmer zur Steuereinheit werden neben den drei Signalen in der Steuereinheit
nur zwei Signale benötigt, deren binäre Werte von den Werten der allen Teilnehmern
und der Steuereinheit gemeinsamen Signale abhängen.
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Eine Vorrichtung zur Durchführung der oben erläuterten erfindungsgemäßen
Verfahren ist derart ausgebildet, daß für die drei Signale drei St¢uerleitungen
vorhanden sind, die in den Teilnehmern und in der Steuereinheit mit jeweils einem
sequentiellen logischen Schaltwerk verbunden sind, mit dem in den Teilnehmern die
zwei Teilnehmersignale und in der Steuereinheit die beiden Steuereinheitensignale
erzeugbar sind, und daß mit dem sequentiellen logischen Schaltwerk die Verzögerungszeit
erzeugbar und die Verknüp Bung zwischen den drei Signalen sowie den Teilnehmer-
und Steuereinheitensignalen derart ausgeführt ist, daß das dritte Signal,dem invertierten
zweiten Teilnehmersignal, das zweite Signal *ersten Teilnehmersignal in Konjunktion
mit der invertierten konjunktiven Verknüpfung der beiden Steuereinheitensignale
und das erste Signal der negierten konjunktiven Verknüpfung zwischen dem ersten
und dem negierten zweiten Steuereinheiten d gnal in Konjunktion * dem
mit
der diejunktiven Verknüpfung des negierten ersten und des zweiten Teilnehmersignals
entspricht.
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Mit den seuentiellen logischen S'haltwerken werden in AbHängigkeit
von der jeweiligen Änderung des binären Werts eines Signals auf einer der Steuerleitungen
und den zuvor aufgetretenen Anderungen der Signale dieTeilnehmersignale fiir die
Adressen- und Datensignale erzeugt.
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Durch die beiden Teilnehmersignale lassen sich je nach deren binäre
Wert vier Zustände unterscheiden, von denen in jedem Teilnehmer drei ausgenutzt
sind, die dem empfangsbereiten Zustand fiir Adressen, der Eingabe einer Adresse
einschließlich deren Prüfung auf Übereinstimmung und der Eingabe der Daten zugeordnet
~sind.
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In der Steuereinheit sind die vier mit den binären Werten der Steuereinheitensignale
erzeugbaren Zustände fiir die Unterecheidung des Ruhezustands, der Adressenausgabe,
der Datenausgabe bzw. der Dateneingabe und des Zyklusends benutzt.
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Bei einer zweckmäßigen Ausfiihrungsform ist vorgesehen, daß das seauentielle
logische Schaltwerk in den Teilnehmern zwei Flipflops enthält, an deren nichtinvertierten
Ausgängen die beiden Teilnehmersignale verfügbar sind, daß der nichtinvertierte
Ausgang des ersten und der invertierte Ausgang des zweiten Speichers mit der zweiten
und dritten Steuerleitung verbunden sind, daß der nichtinvertierte und der invertierte
Ausgang des ersten und zweiten Speichers disc; junktiv an die erste Steuerleitung
angeschlossen sind, daß der D-Eingang und der Löscheingang des zweiten Speichers
gemeinsam vom nichtinvertierten Ausgang des zweiten Speichers gespeist sind, daß
der D-Eingang des ersten Speichers disjunktiv von den Signalen der invertierten
Ausgänge der beiden Speicher beaufschlagt ist, daß die Takteingänge beider Speicher
von einem signalgesteuerten Taktgenerator gespeist sind, dessen Steuereingang ein
ersten UND-Glied
vorgeschaltet ist, das zweig mit einem ersten
und einem zweiten ODER-Glied verbundene Eingänge aufweist, daß an einen Eingang
des ersten ODER-Glieds ein bei einem Wechsel der binären Signalwerte auf den Übertragungsleitungen
seinen binären Wert änderndes Signal gelegt ist, daß der zweite Eingang des ersten
und ein Eingang des zweiten ODER-Glieds gemeinsam von einem zweiten UND-Glied gespeist
sind, dessen Eingänge an die nicht-invertierten Ausgänge der Speicher und die zweite
Steuerleitung angeschlossen sind, daß ein drittes, einen weiteren Eingang des zweiten
ODER-Glieds speisendes UND-Glied mit einem Eingang an den invertierten Ausgangdes
ersten Speichers und mit dem zweiten Sperreingang an die erste Steuerleitung gelegt
ist und daß ein viertes, einen weiteren Eingang des dritten ODER-Glieds speisendes
UND-Glied mit einem Eingang an den nichtinvertierten Ausgang des zweiten Speichers
und mit dem zweiten Eingang an ein weiteres ODER-Glied angeschlossen ist, dessen
einer Sperreingang gemeinsam mit einem Eingang des ersten UND-Glieds von der zweiten
Steuerleitung gespeist ist, während der andere Eingang des weiteren ODER-Glieds
von einem weiteren UND-Glied gespeist ist, das vom ersten Signal und einem Steuersignal
beaufschlagt ist.
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Für die Verknüpfung der Teilnehmersignale und der Signale auf den
Steuerleitungen werden bei dieser Anordnung nur wenige Schaltelemente benötigt.
Die Schaltung geht nach der Inbetriebnahme durch Anlegen der Betriebsspannung von
selbst in einen Zustand über, in dem die beiden Teilnehmersignale z.B. zugleich
eine binäre 0 aufweisen. Daher ist keine gesonderte Anordnung zur Normierung der
einzelnen Teilnehmer nach dem Einschalten der Spannung erforderlich.
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Die oben beschriebene Schaltung hat die Eigenschaft, daß eine Weiterschaltung
beispielsweise VOll einem sekundären
Zustand in den anderen nur
mit dem an Hand des Zeitfolgediagramms bestimmten Signal möglich ist. Die Schaltung
ist demnach gegen Störspannungen unempfindlich. Die Unempfindlichkeit gegen Störspannungen
wird noch durch die Verzögerungszeit erhöht, die verhindert, daß kurzzeitige Störimpulse,
die einen Wechsel des den binären Werkn zugeordneten Signalpegels hervorrufen können,
bei der Übertragung als Signalwechsel weiterverarbeitet werden.
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Eine andere günstige Ausführungsform besteht darin, daß das sequentielle
logische Schaltwerk in der Steuereinheit zwei Flipflops enthält an deren nichtinvertierten
Ausgängen die beiden Steuereinheitensignale verfügbar sind, daß die nichtinvertierten
Ausgänge der beiden Speicher über ein NAND-Glied an die zweite Steuerleitung sowie
der nichtinvertierte Ausgang des ersten und der invertierte Ausgang des zweiten
Speichers über ein weiteres NAND-Glied an die erste Steuerleitung angeschlossen
sind, daß der invertierte Ausgang des ersten Speichers auf den D-Eingang rtckgekoppelt
ist, daß die beiden nichtinvertierten Speicherausgänge über ein Exklusiv-ODER-Glied
mit dem D-Eingang des zweiten Speichers verbunden sind, daß die Takteingänge der
beiden Speicher vnn einem signalgesteuerten Taktgenerator gespeist sind, dessen
Steuereingang ein erstes UND-Glied vorgeschaltet ist, das zwei mit einem ersten
und einem zweiten ODER-Glied verbundene Eingänge aufweist, daß an einen Eingang
des ersten ODER-Glieds ein bei einem Wechsel der Binärwerte der Signale auf den
Übertragungsleitungen seinen binären Wert änderndes Signal gelegt ist, daß der zweite
Eingang des ersten und ein Eingang des zweiten ODER-Glieds gemeinsam von einem zweiten
UND-Glied gespeist sind, dessen weitere Eingänge an die invertierten Ausgänge der
Speicher angeschlossen sind, daß ein
drittes, das zweite ODER-Glied
speisende UND-Glied mit der ersten Steuerleitung sowie dem nichtinvertierten Ausgang
des ersten und demiinvertierten Ausgang des zweiten Speichers verbunden ist, und
daß ein viertes, das zweite ODER-Glied speisende UND-Glied an die dritte Steuerleitung
sowie die nichtinvertierten Ausgänge der Speicher angeschlossen ist. Diese Schaltung
weist in Bezug auf die Steuereinheit ebenfalls die Vorteile auf, die oben in Verbindung
mit dem sexuentiellen logischen Schaltwerk für die Teilnehmer bereits dargelegt
wurden.
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Bei einer bevorzugten Ausführungsform enthält der signalgesteuerte
TaKtgenerator einen Schmitt-Trigger, dessen Ausgang über einen Widerstand auf den
Eingang rückgekoppelt ist, an den weiterhin ein Kondensator und eine Diode angeschlossen
sind, die von einem NOR-Glied gespeist ist, dessen einer Eingang von dem Schmitt-Trigger-Ausgang
und dessen anderer Eingang von einem vorgeschalteten Verknüpfungsglied gespeist
ist. Die Dauer des vom Taktgenerator abgegebenen Impulses bestimmt die Verzögerungszeit,
die nach einem durch kurze Störimpulse auf den Übertragungsleitungen des Kanals
hervorgerufenen Signalwechseln erneut beginnt, bevor die Teilnehmersignale oder
Steuereinheitensignale Adressen oder Daten für die zunahme freigeben. Der Taktgenerator
erzeugt Impulse von konstanter Länge, unabhängig vom Zeitpunkt der Beaufschlagung
mit dem Eingangssteuersignal.
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Vorzugsweise sind die Leitungen des Übertragungskanals mit einem Paritätsgenerator
verbunden, der über ein Verzögerungsglied mit Signalinvertierung sowie direkt an
Eingänge eines Exklusiv-ODER-Glieds angeschlossen ist, das einen Eingang des vor
dem Taktgenerator angeordneten ODER-Glieds speist.
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Die Erfindung wird im folgenden an Hand von in einer Zeichnung dargestellten
Ausführungsbeispielen näher erläutert, aus denen sich weitere Merkmale sowie Vorteile
ergeben.
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Es zeigen: Fig. 1 ein Riagramm des zeitlichen Ablaufs der Verfahrensschritte
bei der Übertragung von Adressen und Daten zwischen der Steuereinheit und den Teilnehmern,
Fig. 2 ein Diagramm des zeitlichen Ablaufs der Verfahrensschritte bei der Übertragung
von Adressen zu den Teilnehmern und der Datenübertragung von einem ausgewählten
Teilnehmer zu der Steuereinheit, Fig. 3 ein Schaltbild des Aufbaus der sequentiellen
logischen Schaltwerke in der Steuereinheit und des Aufbaus des Schaltwerks in einem
Teilnehmer, Fig. 4 ein Schaltbild der in den Teilnehmern an den Übertragungskanal
angeschlossenen und von den Teilnehmersignalen gesteuerten Schaltkreise, Fig. 5
ein Schaltbild der in der Steuereinheit an den Übertragungskanal angeschlossenen
und von den Steuereinheitensignalen kontrollierten Schaltkreise.
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Eine Steuereinheit 1 (Fig. 3) und mehrere Teilnehmer 2, von denen
in Fig. 3 nur einer dargestellt ist, sind an einen gemeinsamen Übertragungskanal
angeschlossen, der neben Leitungen für die Übertragung von Daten zwischen
der
Steuereinheit 1 und den Teilnehmern 2 noch Steuerleitungen 3, 4 und 5 enthält, Die
Übertragung von Daten zwischen der Steuereinheit 1 und einem oder mehreren Teilnehmern
erfolgt in einem Zyklus, der die Adressierung des jeweiligen Teilnehmers und die
Abgabe der weiteren Daten von der Steuereinheit 1 bzw. vom Teilnehmer 2 und die
Aufnahme der Daten vom Teilnahmer 2 bzw. von der Steuereinheit 1 umfasst.
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Für die Steuerung des jeweiligen Übertragungszyklus sind drei Steuersignale
KS, TA und TD vorgesehen, deren zeitlicher Verlauf in den Fig. i und 2 dargestellt
ist. Die Signale KS, TA und TD nehmen je nach der jeweiligen Steuerfunktion die
binären Werte 0 uder 1 an, denen ein niedriger bzw. ein hoher Signalpegel zugeordnet
ist. Die Signalpegel sind in Ordinatenrichtung der Diagramme der Fig. 1 und 2 eingetragen.
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Aus Fig. 1 ist der Verfahrensablauf bei der Übertragung von Daten
aus der Steuereinheit 1 zu einem Teilnehmer 2 ersichtlich. Zu Beginn eines Übertragungszyklus
wird die Adresse von der Steuereinheit 1 auf die Leitungen bzw.
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eine ausgewählte Anzahl von Leitungen des Übertragungskanals, gegeben,
wobei das erste Steuersignal den Zyklusbeginn durch einen Wechsel von der binären
1 zu einer binären 0 allen Teilnehmern 2 mitteilt. Nach dem Wechsel der binären
Werte des ersten Signals KS beginnt eine einstellbare Verzögerungszeit, die in Fig.
1 als Intervall I bezeichnet ist. Während dieser Verzögerungszeit finden auf den
Leitungen mit den Adressensignalen keine Änderungen der bi nären Werte der Adressensignale
statt. Sofern durch Störungen trotzdem die Adressensignale so beeinflußt werden,
daß die vorgesehenen binären Werte geändert werden, beginnt die Verzögerungszeit
erneut. Auf diese Weise wird die Verarieitung
gestörter Signale
verhindert. Am Ende der Verzögerungszeit wird die auf dem Übertragungskanal anstehende
Adresse von allen Teilnehmern 2 übernommen. Wenn in allen Ttilnehmern die Adresse
übernommen worden ist, wird dies durch den Wechsel des zweiten Signals TA von einer
binären O zu einer binären 1 quittiert. Durch den Wechsel der binären Werte bzw.
des Pegels des Signals TA wird erneut der Ablauf der Verzögerungszeit ausgelöst.
Dieser Ablauf ist in Fig. 1 mit dem Intervall II bezeichnet. Nach Beendigung des
Intervalls II wird die Adresse auf den Leitungen zurückgenommen. Anschließend werden
die Daten von der Steuereinheit 1 auf die Leitungen des Übertragungskanals geschaltet.
Die Freigabe der Daten wird durch einen Wechsel des ersten Signals von einer binären
0 zu einer binären 1 quittiert. Ferner wechselt das dritte Signal TD von einer binären
1 zu einer binären 0. Die Quittierung löst erneut die Verzögerungszeit aus, die
den Ablauf eines dritten Intervalls III bestimmt. Nach Beendigung des Intervalls
III werden die Daten vom adressierten Teilnehmer 2 übernommen.
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Dabei ändert sich das zweite Signal TA und nimmt den Wert einer binären
0 an. Die Übernahme der Daten wird durch einen Wechsel des dritten Signals TD in
eine binäre i quittiert.
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Durch die Quittierung läuft in einem Intervall IV wieder die Verzögerungszeit
ab. Nach Ablauf der Verzögerungszeit ist der Übertragungszyklus beendet.
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Bei der Übertragung von Daten aus einem Teilnehmer 2 zur Steuereinheit
1 treten in den ersten 3 Intervallen in Bezug auf die Signals KS, TA und TD die
gleichen Vorgänge auf, wie sie in Verbindung mit der Fig. 1 beschrieben sind. Nach
der Eingabe der Daten in die Steuereinheit i läuft jedoch eine weitere Verzögerungszeit
ab, der in Fig. 2 das Intervall IV zugeordnet ist, bevor mit dem Wechsel des Signals
TD die Eingabe quittiert wird. Das anschließende Intervall V gemäß Fig. 2 stimmt
mit dem in Fig. 1 erläuterten Intervall
IV hinsichtlich des Verlaufs
der Signale KS, TA und TD wieder überein.
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In den Teilnehmers 2 wird die Annahme und Prüfung der Adresse auf
dem Übertragnngskanal sowie die Annahme oder Ausgabe der Daten mittels zweier Teilnehmersignale
TQ1 und TQ2 gesteuert. Das erste Teilnehmersignal TQl geht nach dem Wechsel des
ersten Signals KS , zeitlich um die Verzögerungszeit verschoben, mit Beginn des
Intervalls II von einer binären 0 auf eine binäre 1 über. Damit wird die Adresse
von dem jeweiligen Teilnehmer aufgenommen und auf Übereinstimmung geprüft. Mit dem
Wechsel des zweiten Signals TA und nach Ablauf der anschließenden Verzögerungszeit
geht das zweiteTeilnehmersignal von einer binären O auf eine binäre 1 über. Daran
erkennt der Teilnehmer 2, daß die Adresse von dem Übertragungskanal zurückgenommen
wurde. Durch den Wechsel des zweiten Teilnehmersignals TQ2 wird ein erneuter Wechsel
des ersten Signals KS hervorgerufen, der in dem adressierten Teilnehmer 2 feste
stellt wird. Das Signal KS löst die Zeitverzögerung aus.
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die unmittelbar oder bei der Datenübertragung vom Teilnehmer zur Steuereinheit
nach einer weiteren Zeitverzögerung zum Wechsel der beiden Teilnehmersignale TQi
und TQ2 auf den Wert einer binären 0 führt.
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In der Steuereinheit 1 wird zu Beginn eines Übertragungszyklus das
erste Steuereinheitensignal KQ1 von einer binären 0 auf eine binäre 1 umgeschaltet.
Dieser Wechsel ruft einen Wechsel des ersten Signals KS ton einer binären 1 auf
eine binäre 0 hervor. Das erste Steuereinheitensignal hält die binäre 1 während
der Beaufschlagung des Übertragungskanals mit Adressensignalen aufrecht. Die
Adressensignale
bleiben so lange bestehen, bis nach der ersten Verzögerungszeit die Adresse in die
Teilnehmer 2 eingegeben wird und nach der Quittierung eine erneute Verzögerungszeit
vergangen ist. Das erste Steuereinheitensignal geht also zu Beginn des dritten Intervalls
auf eine binäre 0 zurück. Gleichzeitig geht das zweite Steuereinheitensignal von
einer binären 0 auf eine binäre 1 über.
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Das erste Steuereinheitensignal KQ1 führt wiederum eine binäre 1,
wenn nach der Quittierung durch das Signal KS eine Verzögerungszeit abgelaufen ist.
Mit dem Wechsel des zweiten Steuereinheitensignals werden bei der Übertragung von
einem Teilnehmer zur Steuereinheit die Daten in diese eingegeben. Gleichzeitig wird
auch das dritte Signal TD von einer binären 0 auf eine binäre 1 umgeschaltet. Die
Umschaltung bewirkt den Ablauf einer neuen Verzögerungszeit, mit deren Ende beide
Steuereinheitensignale KQ 1 und KQ2 auf eine binäre 0 zurückgestellt werden.
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Eine Vorrichtung zur Durchführung des vorstehend erläuterten Verfärens
enthält die drei Steuerleitungen 3,4,5 die von den Signalsn KS, TA und TD beaufschlagt
sind. Die drei Steuerleitungen 3,4,5 sind in der Steuereinheit 1 an ein sequentielles
logisches Schaltwerk 6 angeschlossen. In den Teilnehmern 2 sind sequentielle logische
Schaltwerke 7 mit den Steuerleitungen 3,4,5 verbunden. Das Schaltwerk 6 dient zur
Erzeugung der Steuereinheitensignale KQ1 und KQ2. Die Schaltwerke 7 stellen die
Teilnehmersignale TQ1 und TQ2 zur Verfügung. Mit den Schaltwerken 6 und 7 wird die
Verzögerungszeit erzeugt. Weiterhin verknüpfen die Schaltwerke die drei Signale
KS1TA und TD mit den Steuereinheitensignalen KQ1, KQ2 und den Teilnehmersignalen
TQ1, TQ2 gemäß nachfolgenden Booleschen Gleichungen:
Das sequentielle logische Schaltwerk 7 enthält zwei Flipflopspeicher
8, 9 an deren nichtinvertierten Ausgängen die beiden Teilnehmersignale TQ1 und TQ2
zur Verfiigung stehen. Der nichtinvertierte Ausgang des ersten Speichers 8 und der
invertierte Ausgang des zweiten Speichers 9 sind an die Steuerleitungen 4 und 5
angeschlossen.
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Der invertierte Ausgang des Speichers 8 und der nichtinvertierte Ausgang
des Speichers 9 sind mit Eingängen eines ODER-Glieds 10 verbunden, dessen Ausgang
an die Leitung 3 gelegt ist. Der D-Eingang und der Löscheingang des Speichers 9
sind gemeinsam an den nichtinvertierten Ausgang des Speichers 8 angeschlossen. Der
D-Eingang des ersten Speichers 8 wird uon einem ODER-Glied 11 gespeist, dessen einer
Eingang mit dem invertierten Ausgang des Speichers 8 verbunden ist, während der
andere Eingang an den invertierten Ausgang des zweiten Speichers 9 angeschlossen
ist. Die Takteingänge der beiden Speicher 8, 9 werden gemeinsam von einem signalgesteuerten
Taktgenerator 12 gespeist.
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Dem Steuereingang des Taktgenerators 12 ist ein erstes UND-Glied 13
vorgeschaltet, dessen einer Eingang mit einem ersten ODER-Glied 14 verbunden ist.
Der zweite Eingang des UND-Glieds 13 wird vom Ausgangssignal eines zweiten ODER-Glieds
15 beaufschlagt. Ein Eingang des ODER-Glieds 14 ist an einen Anschluß 16 gelegt,
der bei einem Wechsel des binären Werts eines Signals mit den Leitungen des Kanals
von einem Steuersignal beaufschlagt wird. Der Wechsel kann z.B. durch eine Aufschaltung
neuer Adressen oder Daten oder durch kurzzeitige Störspannungen hervorgerufen werden.
Der zweite Eingang des ODER-Glieds 14 sowie ein Eingang des ODER-Glieds 15 sind
gemeinsam an den Ausgang eines zweiten UND-Glieds 17 liegt, dessen einer Eingang
vom nichtinvertierten Ausgang des Speichers 8 gespeist
wird, während
der andere Eingang an den invertierten Ausgang ~ des Speichers 9 angeschlossen ist.
Der dritte Eingang des UND-Glieds 17 steht mit der Steuerleitung 4 in Verbindung.
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Ein drittes UND-Glied i8, das einen zweiten Eingang des ODER-Glieds
15 speist, ist mit einem Sperreingang an die erste Steuerleitung 3 gelegt, während
der zweite Eingang an den invertierten Ausgang des ersten Speichers 8 angeschlossen
ist. Ein weiterer Eingang des ODER-Glieds 15 ist mit einem vierten UND-Glied 19
verbunden, dessen einer Eingang vom invertierten Ausgang des zweiten Speichers 9
gespeist wird. Der zweite Eingang des UND-Glieds 19 steht mit einem weiteren ODER-Glied
20 in Verbindung, das einen an die Steuerleitung 4 angeschlossenen Sperreingang
aufweist, während ein zweiter Eingang von einem weiteren UND-Glied 21 gespeist wird,
dessen einer Eingang an die Steuerleitung 3 gelegt ist. Der zweite Eingang des UND-Glieds
21 ist von einem Steuersignal aus dem Teilnehmer 2 beaufschlagt.
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Das sequentielle logische Schaltwerk 6 in der Steuereinheit 1 enthält
ebenfalls die beiden Speicher 8, 9, deren Takteingänge gemeinsam mit einem signalgesteuerten
Taktgeber 12 verbunden sind. An den nichtinvertierten Ausgängen der beiden Speicher8,
9 stehen die beiden Steuereinheitensignale KQ1 und KQ2 zur Verfügung. Die nichtinvertierten
Ausgänge der beiden Speicher 8, 9 sind mit einem NAND-Glied 22 verbunden, dessen
Ausgang an die Steuerleitung 4 gelegt ist. Ein weiteres NAND-Glied 23, das an die
Steuerleitung 3 angeschlossen ist, wird vom nichtinvertierten Ausgang des Speichers
8 und vom invertierten Ausgang des Speichers 9 gespeist. Der invertierte Ausgang
des ersten Speichers ist auf den D-Eingang zurückgekoppelt.
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Die beiden nichtinvertierten Ausgänge der Speicher 8,9 sind über ein
Exklusiv-ODER-Glied 24 mit dem D-Eingailg des Speichers 9 verbunden.
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Der Steuereingang des Taktgebers 12, der als Verzögerungsschaltung
arbeitet, ist in gleicher Weise wir beim Schaltwerk 7 an ein erstes UND-Glied 13
angeschlossen, das von einem ersten und zweiten ODER-Glied 14915 gespeist wird,
Der eine Eingang des ODER-Glieds 14 ist mit einem Anschluß 16 verbunden, der ebenfalls
mit einem Steuersignal beaufschlagt ist, das bei einer Pegeländerung auf einer Leitung
des Kanals, die infolge ihrer höhe als binärer SignalroX7sel in Erscheinung tritt,
zum UND-Glied 13 gelangt. Das Steuersignal wird von Überwachungsschaltungen in der
Steuereinheit 1 erzeugt. Der eine Eingang des ODER-Glieds 14 wird von einem zweiten
UND-Glied 25 gespeist, dessen weitere Eingänge mit der Steuerleitung 3, dem invertierten
Ausgang des Speichers 8 und dem nichtinvertierten Ausgang des Speichers 9 verbunden
sind. Ein drittes UND-Glied 26, das an den zweiten Eingang des ODER-Glieds 15 sowie
an einen Eingang des ODER-Glieds 14 angeschlossen ist, steht an seinen drei Eingängen
mit den Stauerleitungen 4 und 5 sowie dem invertierten Ausgang des zweiten Speichers
9 in Verbinden. Ein viertes UND-Glied 27 speist einen weiteren Eingang des ODER-Glieds
15. Die Eingänge des UND-Glieds 27 sind an die Steuerleitung 5 und die nichtinvertierten
Ausgänge der Speicher 8 , 9 angeschlossen.
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Die nichtinvertierenden Ausgänge der Speicher 8,9 sind weiterhin mit
Eingängen e'nes nicht näher bezeichneten NOR-Glieds verbunden, das einen weiteren
Eingang aufweist.
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Der weitere Eingang sowie der Ausgang des NOR-Glieds sind an eine
speicherprogrammierbare Datenverarbeitungseinheit angeschlossen. Das Ausgangssignal
des NOR-Glieds dient zur Signalisierung des Zugriffs des Übertragungskanals zur
Datenverarbeitungseinheit. Der Voreinstelleingang des Speichers 8 ist von einem
Signal der nicht dargestellten Datenverarbeitungseinheit beaufschlagbar. Dieses
Signal
normiert die Steuereinheit 1, durch deren Ausgngssignale
wiederum die serguentiellen logischen Schaltwerke 6 in den Teilnehmers 2 normiert
werden.
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Die Fig. 4 zeigt fiir einen Teilnehmer 2 die an eine Leitung des Übertragungskanals
angeschlossenen Elemente sowie Elemente, deren Eingänge von allen Leitungen des
Kanals gespeist werden. Der Teilnehmer 2 enthält für jede Leitung des Übertragungskanals
je mçei D-Flipflops 28,29 deren D-Eingänge an die Leitung angeschlossen sind. In
Fig. 4 ist eine Leitung 30 des aus mehreren parallelen Leitungen bestehenden Übertragungskanals
dargestellt. Die Ausgänge der Speicher 29 sind mit nicht dargestellten Schaltungen
zur Weiterverarbeitung der übertragenen Daten verbunden. An die Ausgänge der Flipflops
sind dieEingänge eines Vergleichers 31 angeschlossen, dessen weiteren Eingängen
die mittels Schaltern 32 einstellbaren Adressensignale des Teilnehmers 2 zuführbar
sind. Bei Übereinstimmung der an den Schaltern 32 eingestellten und der an den Ausgängen
der Speicher 28 anstehenden Adresse gibt der Vergleicher ein Signal ab, mit dem
ein Eingang eines UND-Glieds 33 und eines NAND-Glieds 34 beaufschlagt wird. Dcs
UND-Glied 33 speist einen Sperreingang auf, dem das erste Teilnehmersignal TQ1 zuf'ij"rbar
ist. Der Ausgang des UND-Glieds 33 steht mit den Takteingängen der Flipflops 29
in Verbindung. Die Löscheingänge der Flipflops 29 sind an ein NAND-Glied 35 angeschlossen,
dessen Eingänge einerseits vom zweiten Teilnehmersignal TQ2 und andererseits von
einem Steuersignal des Teilnehmers 2 beaufschlagt sind Die Takteingänge der Flipflops
28 werden mit dem ersten Te;lnehmersignal TQ1 beaufschlagt.
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Die Leitungen 30 des Übertragungskanals sind weiterhin an einen Paritätsgenerator
36 angeschlossen, dessen Ausgang einerseits unmittelbar und andererseits über ein
Verzögerungselement 37 mit nachgeschalteter Invertierung mit Eingängen eines Exklusiv-ODER-Glieds
38 verbunden ist, das den Eingang 16 des ODER-Glieds 14 speist.
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Der Ausgang des NAND-Glieds 34, dessen zweiter Eingang vom zweiten
Teilnehmersignal TQ2 beaufschlagt wird, steht mit Eingängen von ODER-dliedern 39
in Verbindung. Die zwei ten Eingänge der ODER-Glieder 39 sind an Ausgänge von nicht
dargestellten Elementen gelegt, von denen die zu iibertragenden Daten abgegeben
werden. Die ODER-Glieder 39 speisen die Leitungen 30 des Übertragungskanals.
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Der Übertragungskanal enthält beispielsweise neben den Steuerleitungen
3,4,5 sechzehn Leitungen für Daten, auf denen Adressen und Daten nacheinander betragen
werden. Da die benötigen Adressen zumeist mit einiger als sechzehn parallelen Leitungen
erzeugt erden können, stehen bei der Adressierung #och Leitungen für die Übertragung
bestimmter Operationen an die Teilnehmer 2 zur Erexrfiigung. Diese Operationen gelangen
ebenfalls iiber dieFlipflops 28 zu nicht dargestellten Elementen in den Teilnehmer
2, um z.B. gespeichert zu werden.
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Mit hilfe dieser Operationen ist es möglich, Steuersignale auf die
zeiten Eingänge der NAND-Glieder 35 zu geben. Die Inhalte der Flipflops 29 werden
dadurch in Verbindung mit dem z-:eiten Teilnehmersignal TQ2 gelöscht. Ferner kann
dem adressierten Teilnehmer 2 über die Operationen mitgeteilt erden, ob er als Sender
oder Empfänger arbeiten soll. Im zweiten F 11 gibt der Teilnehmer beispielsweise
Signale auf weitere Eingänge der UND-Glieder 33, mit denen eine Bedingung fiir die
Erzeugung des Taktsignals der Flipflops 29 erfüllt ist, die zur Aufnahme der auf
dem Kanal iibertragenen Daten dienen.
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Arbeitet ein Teilnehmer jedoch als Sender, so können über von der
Operation abhängige Signale zusätzliche Eingänge der NAND-Glieder 3 beaufschlagt
werden. Die ODER-Glieder 39 lassen sich hiermit bis zum dafür vorgesehen Abschnitt
des Übertragungszyklus gegen die Ausgabe von Daten sperren.
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In der Steuereinheit 1 sind die Leitungen z.B. 30, des Übertragungskanals
je an die Ausgänge zweier ODER-Glieder 60, 4o sowie die D-Eingängq von Flipflops
4i anges@hlossen.
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Das erste ODER-Glied 60 ist an einem Eingang über den Ausgang eines
Speichers 1i2 mit Adressensignal Enbeaufsthlagbar. Der zweiteEingang des ODEt-Glieds
iO wird mit dem zweiten Steuereinheitensignal KQ2 beaufschlagt. Der Ausgang des
Speichers 42 ist weiterhin mit einem ODER-Glied 43 verbunden, dessen zweiter Eingang
von einem UND-Glied 44 gespeist wird, dessen zwei Eingänge jeweils vom ersten Steuereinheitensignal
TQ1 und von einem weiteren Steuersignal beaufschlagt sind. Das ODER-Glied 43 steht
mit einem Eingang eines NAND-Glieds 45 in Verbindung, dessen breiterer Eingang mit
dem zweiten Steuereinheitensignal KQ2 beaufschlagt ist. Das NAND-Glied 45 speist
einen Eingang des ODER-Glieds /i0, dessen zweiter Eingang an einen Umschalter 46
angeschlossen ist. Der eine Eingang des Umschalters 46 wird vom Ausgang eines Flipflops
1+1 gespeist. Der zweite Eingang des Umschalters 46 ist an einen Datenspeicher 46a
angeschlossen. Die Anzahl der Elemente 60 bis 126a entspricht der Zahl der fiir
Daten bzw. Adressen vorgese enen Leitungen des Übertragungskanals. Die Umschalter
46, bei denen es sich um kontaktlose Schaltelemente handelt, werden durch die Steuereinheit
1 betätigt. Die Stellung der Umschalter 46 hängt davon ab, ob Daten aus den Speichern
46a auf den Ubertragungskanal gegeben werden sollen oder ob nur eine Datenübertragung
zwischen zwei Teilnehmern 2 stattfinden soll. Bei einer Datenübertragung zwischen
zwei Teilnehmern 2 gelangen die vom sendenden Teilnehmer ausgegebenen Daten in die
Flipflops 41 und von dort iiber die Umschalter 46 zu den ODER-Gliedern, die sie
wieder dem Übettragungskanal zuführen. Die Flipflops 41 dienen als Zwischenspeicher.
Die Übertragung läuft in zwei Zyklen ab.
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Die Steuereinheit 1 enthält ebenfalls einen an die Leitungen des Übertragungskanals
angeschlossenen Paritätsgenerator, dem ebenso loie in den Teilnehmern die Verzögerungsschaltung
37 mit dem Invertierglied und das Exklusiv-ODER-Glied 38 nachgeschaltet sind, das
den einen Eingang des ersten ODER-Glieds 14 speist.
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Der Signalgesteuerte Taktgenerator 12 enthält einen Schmitt-Trigger,
an dessen Ausgang sowohl die Takteingänge der
Flipflops 8,9 als
auch der eine Eingang eines MiR-G-Lieds 48 und ein Widerstand 49 angeschlossen sind.
Der Ausgang des mit seinem zweiten Eingang mit dem UND-Glied 13 verbundenen NOR-Glieds
4# speist iiber eine Diode 50 den Eingang des Schmitt-Triggers 47, der weiterhin
mit einem Kondensator 51 und dem Widerstand 49 in Verbindung steht.
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Wenn keine Datenübertragung zwischen der Steuereinheit 1 und einem
Teilnehmer 2 stattfindet, dann führen die Teilnehmer- und die Steuereinheitensignale
TQ1, TQ2, KQ1, KQ2 je einen niedrigen Signalpegel, dem die binäre 0 zugeordnet ist.
Durch den Pegel des S gnals TQi wird das Signal TA auf einem niedrigen Pegel gehalten,
obwohl an beiden Eingängen des NAND-Glieds 22 hohe Pegel anstehen. Das Signal KS
weist einen hohen Pegel auf, weil am invertierten Ausgang des Speichers 8 der Teilnehmer
2 ein hoher Pegel herrscht und das NAND-Glied 23 mit einem hohen und einem niedrigen
Pegel gespeist wird.
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Zu Beginn diner Datenübertragung wird mit einem Steuersignal auf dem
Voreinstelleingang des Speichers 8 der Steuereinheit 1 am nichtinvertierten Ausgang
ein hoher Pegel und am invertierten Ausgang ein niedriger Pegel erzeugt.
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Das Steuereinheitensignal TQ1 steigt somit auf einen hohen Pegel an.
Dies ruft am Ausgang des NAND-Glieds 23 einen niedrigen Pegel hervor, der das Signal
KS auf einen niedrigen Pegel absenkt. Vor oder nach der Änderung des Pegels des
Signals KQ1 wird auch die Adresse in die Speicher 42 eingegeben. Sobald die Adressensignale
nach evtl. Laufzeitverzögerungen ihre vorgegebenen Pegel erreicht haben, gibt das
Exklusiv-ODER-Glied 38 einen hohen Pegel an den Eingang t6 ab. Dies ist sowohl in
der Steuereinheit als auch in cbn Teilnehmern 2 der Fall.
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In jedem Teilnehmer 2 wird durch den niedrigen Pegel des Signals KS
und den hohen Pegel am invertierten Ausgang des Speichers 8 das UND-Glied 18 durchlässig
gesteuert.
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Das gleiche gilt für dasdem UND-Glied 18 nachgeschaltete
ODER-Glied
15. Da ein hoher Pegel über den Eingang 56 und das ODER-Glied 14 bereits an einem
Eingang des UND-Glieds 13 ansteht, wird dieses ebenfalls fiir den hohen Pegel durchlässig.
Durch den Pegelwecfisel am NOR-Glied 48, das bei Fehlen einer Übertragung auf dem
Übertragungskanal zwei niedrige Pegel an den Eingängen aufweist s geht das Ausgangssignal
auf einen niedrigen Pegel zurück. Der Kondensator 51 entlädt sich anschließeiid
über den Widerstand 49. Sobald die Eingangsspannung des Schmitt-Triggers 47 unter
dieAnsprechschwelle gefallen ist, steigt das Ausgangssignal auf einen hohen Pegel
an, so daß eine Aufladung des Kondensators 51 einsetzt. Der Pegelwechsel am Schmitt-Trigger-Ausgang
ruft an den Flipflops 8,9 eine Übernahme der an den D-Eingängen anstehenden Signale
hervor.
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Am D-Eingang des Flipflop 8 herrscht der vom invertierten Ausgang
iiber das ODER-Glied vorgegebene hohe Pegel, durch den mit dem Taktsignal das Flipflop
9 gesetzt wird. Demgegenüber liegt am D-Eingang des Flipflops 9 eig niedriger Pegel
an, so daß bei diesem Speicher keine Änderung der Ausgangssignale auftritt. Der
Wechsel der Ausgangssignale des Speichers 8 ist gegeniiber dem Wechsel des Signals
ES um die Entladezeit des Kondensators 50 verzögert, die lediglich von der Kapazität
und der Größe des Widerstands 49 abhängt.
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Das Signal TQ1 am nichtinvertierten Ausgang des Speichers 9 steigt
deshalb nach Ablauf der durch die Schaltung 12 gegebenen Verzögerungszeit auf einem
hohen Pegel an, der damit zu der Leitung 4 gelangt. An den Eingängen des NAND-Glieds
22 herrschen je ein hoher und ein niedriger Pegel.
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Sobald in allen Teilnehmern 2 die ersten Teilnehmersignale den hohen
Pegel erregt haben, tritt auf der Steuerleitung 4 ebenfalls ein hoher Pegel auf.
Die Abhängigkeit des Signals TA von allen Teilnehmersignalen ist in Fig. 1 und 2
durch die geneigte Anstigesflanke angedeutet. Durch den Anstieg des Signals TQ1
auf den hohen Pegel und den Abfall des Signals am invertierten Ausgang des Speichers
8
çird überdies das UND-Glied 18 gesperrt. Daher wird auch das
UND-Glied 13 wieder gesperrt, wobei das Ausgangssignal auf den niedrigen Pegel zurückgeht.
An dem einen Eingang des NOR-Glieds 48 tritt somit wieder der niedrige Pegel auf.
Wenn am Schmitt-Trigger-Eingang durch die Aufladung des Kondensators 51 ein über
der Ansprechschwelle liegendes Potential herrscht, wechselt das Ausgangspotential
auf den niedrigen Pegel über, der am Ausgang des NOR-Glieds 48 den hohen Pegel erzeugt.
Über die Diode 50 wird deshalb der hohe Pegel am Kondensator 51 festgehalten. Daher
können an der Verzögerungsschaltung 12 keine weiteren Schwingungen entstehen.
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Durch den Anstieg des Signals TA auf einen hohen Pegel, wird das UND-Glied
25, an dessen weiteren Eingängen von den Speichern 8 und 9 abgegebene, hohe Pegel
anliegen über das ODER-Glied durchlässig gesteuert, so daß der hohe Pegel über das
ODER-Glied 15 zum UND-Glied 13 gelangt, rdessen zweiter Eingang einer das ODER-Glied
14 und den Eingang 16 bereits mit einem hohen Pegel beaufschlagt ist. Daher steigt
der Pegel an, durch den das Ausgangssignal auf einen niedrigen Pegel absinkt. Der
Kondensator 50 enthält sich deshalb über den Widerstand 49. Es beginnt eine Verzögerungszeit
nach deren Ablauf das Ausgangssignal des Schmitt-Triggers 47 in der Steuereinheit
1 auf den hohen Pegel ansteigt, der einer binären 1 zugeordnet ist. Die Arbeitsweise
der Schaltung 19 wurde oben im Zusammenhang mit den Te!lnehmern 2 bereits eingehend
erläutert. Mit dem vom Schmitt-Trigger 47 erzeugten Taktsignal wird der am D-Eingang
des Speichers 8 anstehende niedrige Pegel eingespeichert, so daß der Pegel des Steuereinheitensignals
KQ1 auf den niedrigen Wert zurückgeht. Da die beiden nichtinvertierten Ausgänge
der Speicher 8 9 zum Zeitpunkt des Taktsignals unterschiedliche Pegel aufweisen,
gibt das Exklusiv-ODER-Glied 21t einen hohen Pegel ab, der in den Speicher
9
übernommen wird. Deshalb steigt das zweite Steuereinheitensignal TQ2 am nichtinvertierten
Ausgang des Speichers 9 auf den hohen Pegel an.
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Mit dem Anstieg des Signals TQ1 auf den hohen Pegel wird die auf den
Übertragungsleitungen anstehende Adresse in die Speicher 28 aller Teilnehmer eingegeben,
die den vorgegebenen Wert mit den an den Schaltern 32 eingestellten Werten vergleichen.
Bei Übereinstimmung gibt der Vergleicher 31 den hohen Pegel ab, mit dem ein Eingang
des UNDTGlieds 33 beaufschlagt wird.
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Mit dem Anstieg des Steuereinheitensignals TQ2 auf den hohen Pegel
gehen alle ODER-Glieder 39 hohe Pegel an die Leitungen des Übertragungskanals ab.
Dadurch ist die Adressenausgabe beendet.
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Der Anstieg des Signals TA auf den hohen Pegel stößt auch die Verzögerungsschaltungen
12 in den Teilnehmern 2 über die durchläggis gesteuerten UND-Glieder 17, die ODER-Glieder
15 und die UND-Glieder 13 an. Daher werden nach Ablauf der Verzögerungszeit von
den Schmitt-Triggern 47 Taktsignale abgegeben, mit denen sich die Werte in den Speichern
8 nicht ändern, während die hohen Pegel der ersten Teilnehmersignale TQ1 in die
Speicher 9 übe<>mmen werden.
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Dadurch steigen die Teilnehmersignale TQ2 die hohen Pegel an. Uber
die ODER-Glieder 10 wird die dritte Steuerleitung 5 deshalb mit hohen Pegeln beaufschlagt.
Wenn die Umschaltvorgänge in allenTeilnehmern 2 abgeschlossen sind, wechselt das
Signal KS daher auf den hohen Pege#l. Die Abhängigkeit des Wechsels von den Umschaltvorgängen
der Teilnehmer 2 wurde in den Fig. 1 und 2 durch eine geneigte Anstiegsflanke des
Signals KS angedcutet. Mit der Einspei cherung des hohen Pegels in die Speicher
9 gehen die Signale
an den invertierten Speicherausgängen auf
die niedrigen# Pegel zurück. Das zuerst auf den niedrigen Pegel abgefallene Signal
zieht das Signal TD auf'der Steuerleitung 5 auf den niedrigen Pegel zurück.
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Mit dem Anstieg des Signals TQ2 auf den hohen Pegel werden die ODER-Glieder
40 freigegeben. Daher gelangen die Daten von den Speichern 46 auf die Leitungen
des Übertragungskanals.
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Wenn eine Datenübertragung von der Steuereinheit 1 zu einem der Teilnehmer
2 vorliegt, führt das Signal am zweiten Eingang des UND-Glieds 21 einen hohen Pegel.
Durch den Anstieg des Signals KS wird deshalb das UND-Glied 21 durchlässig und gibt
den hohen Pegel über das ODER-Glied 20 an das UND-Glied 19 weiter, an dessen zweitem
Eingang vom Speicher 9 her ein hoher Pegel anliegt. Die Verzögerungsschaltung 12
wird deshalb über das UND-Glied 19, das ODER-Glied 15 und das UND-Glied 13 angeregt.
Nach Ablauf der Verzögerungszeit entsteht am Ausgang des Schmitt-Triggere 47 das
Taktsignal, durch das in beide Speicher 8, 9 niedrige Pegel eingegeben werden, d.h.
beide Teilnehmersignale TQ1, TQ2 fallen auf niedrige Pegel zurück.
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Das die Datenübertragung von der Steuereinheit 1 zum Teilnehmer 2
anzeigende Signal steht ebenso wie das die gültige Adresse anzeigende Signal mit
einem hohen Pegel am UNB-Glied 33 an. Sobald das Teilnehmersignal TQ1 den Pegel
wechselt, gelangen Taktimpulse auf die Takteingänge der Speicher 29, so daß die
auf dem Übertragungskanal anstehenden Daten in den adressierten Teilnehmer übernommen
werden.
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Mit dem Rückgang des Pegels des ersten Teilnehmersignals TQ1 sinkt
auch der Pegel des Signals TA auf den niedrigen Wert ab.
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Mit dem Anstieg des Signals KS und den von den Speichern 8, 9 abgegebenen
Signalen wird das UND-Glied 25 durchlässig, sO daß über das ODER-Glied 15 und das
UND-Glied 13 die Verzögerungsschaltung 12 in der Steuereinheit 1 zur Abgabe eines
Taktimpulses nach Ablauf der Verzögerungszeit angeregt wird. Beim Auftreten des
Taktimpulses stehen am D-Eingang des Speichers 8 und am D-Eingang des Speichers
9 der hohe Pegel an. Das Steuereinheitensignal KQ~ geht deshalb auf den höhen Pegel
über, während das Steuereinheitensignal KQ2 auf seinem hohen Pegel verharrt. Das
bedeutet, daß die Eingänge des NAND-Glieds 23 mit einem hohen nnd einem niedrigen
Pegel beaufschlagt werden. Der Ausgang des NAND-Glieds 23 nimmt deshalb den hohen
Pegel an. Das Signal TD kann dadurch auf den hohen Pegel ansteigen.
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Mit dem hohen Pegel des Signals TD und den hohen Pegeln der Steuereinheitensignale
KQ1, KQ2 wird das UND-Glied 27 durchlässig, wobei über das ODER-Glied 15 und das
UND-Glied 13 die Verzögerungsschaltung 12 angeregt wird. Am D-Eingang des Speichers
8 herrscht der niedrige Pegel des invertierten Ausgangs des Speichers 8. Das Exklusiv-ODER-Glied
24 gibt ebenfalls den niedrigen Pegel an den D-Eingang des Speichers 9 ab. Mit dem
von der Verzögerungsschaltung 12 erzeugten Taktimpuls werden die Steuereinheitensignals
TQ1 und TQ2 auf niedrige Pegel zurückgestellt. Damit ist sowohl die Adressierung
als auch die Übertragung der Daten von der Steuereinheit 1 zum Teilnehmer 2 beendet.
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Bei der Übertragung von Daten von einem ausgewähltsn Teilnehmer 2
zu der Steuereinheit 1 läuft zuerst ein Adressierungsvorgang ab, der mit den oben
geschilderten Adressierungsvorgang übereinstimmt. Der ausgewählte Teilnehmer stellt
an Hand der Adresse und des gleichzeitig mit der
Adresse vorgegebenen
Operationscodes fest, daß eine Übertragung von Daten aus dem Teilnehmer verlangt
wird. Daher tritt das Signal am zweiten Eingang des UND-Glieds 21 nicht auf. Dadurch
wird sowohl das UND-Glied 20 als auch das UND-Glied 33 gesperrt. Die Teilnehmersignale
TQ1, TQ2 werden nicht mit dem Wechsel des Signals KS nach Ablauf der Verzögerungszeit
auf niedrige Pegel zurückgestellt.
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Das Steuereinheitensignal KQi geht nach dem Wechsel des Signals KS
auf den hohen Pegel nach der Verzögerungszeit erneut auf den hohen Pegel über. Dadurch
herrschen an beiden Eingängen des NAND-Glieds 22 die hohen Pegel, sO daß der Ausgang
is auf einen niedrigen Pegel gezogen wird.
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Dabei wird das ODER-Glied i7 durchlässig. Der am ODER-Glied-Ausgang
auftretende hohe Pegel wird über das UND-Glied 19i das ODER-Glied i5 und das UND-Glied
13 zur Verzögerunsechaltung 12 weitergeleitet, die nach Ablauf der V rzögerungszeit
ein Taktsignal abgibt, mit dem beide Speicher 8, 9 an ihren nichtinvertierten Ausgängen
auf die niedrigen Pegel zurückgestellt werden. Durch den Pegelwechsel des Teilnehmersignals
TQ1 wird das Signal TD zum Übergang auf den hohen Pegel veranlaßt. Danach laufen
die bereits oben beschriebenen Vorgänge bis zum Ende des Übertragungszyklus ab.
Die Daten gelangen vom Teilnehmer mit dem Übergang des zweiten Teilmehmersignals
TQ2 auf den hohen Pegel zu den Leitungen des Übertragungskanals.
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Die Takteingänge der Flipflop%41 werden iiber ein UND-Glied an dessen
Eingängen die beiden Steuereinheitensignale anliegen, bei dem Wechsel des Pegels
des ersten Steuereinheitensignals, der bei vorhandenem hohem Pegel des zwei ten
Steuereinheitensignals auftritt, mit einem Taktimpuls beaufschlagt. Dabei gelangen
die auf den Leitungen anstehenden Daten in die Speicher 41 der Steuereinheit 1.
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Bei Wechseln der Signalpegel auf den Leitungen des Übertragungskanals
verhindert ein niedriger Signalpegel am Ausgang des Exklusiv-ODER-Glieds 38 über
den Eingang 16 und das OBER-Glied 14 die Anregung der Veriögerungssohaltungen 12.
Der oben erläuterte Ablauf setzt daher voraus, daß die Daten gleiche Pegel eine
gewisse Zeit auf den Leitungen beibehalten. Dadurch kann der Einfluß kurzzeitiger
Störimpulse auf die Übertragung verhindert werden.
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Mit der oben beschriebenen Anordnung können eine sehr große Anzahl
von Teilnehmern 2 adressiert werden. Neben kompliziert aufgebauten Teilnehmern,
z.T". Meßgeräten, Druckern, usw, lassen sich auf einfache Teilnehmer, z.B.
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Neldekontakte, an das Ubertragunegsystem mittels wenig aufwendigen
Schaltungen anschließen. Es ist nicht erforderlich, daß die Teilnehmer zahlreiche
und verwickelte Befehle verarbeiten können, d.h. andie'lntelligenz'tder Teilnehmer
werden nur geringe Anforderungen gestellt.
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Wegen der Störsicherheit kann der Übertragungskanal eine große Länge
aufweisen. Es lassen sich demnach verstreut angeordnete Teilnehmer, die z.B. in
industriellen Anlagen installiert sind, an den Übertragungskanal anschließen.