DE3009447A1 - Integrierter cmos-halbleiterbaustein - Google Patents

Integrierter cmos-halbleiterbaustein

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DE3009447A1
DE3009447A1 DE19803009447 DE3009447A DE3009447A1 DE 3009447 A1 DE3009447 A1 DE 3009447A1 DE 19803009447 DE19803009447 DE 19803009447 DE 3009447 A DE3009447 A DE 3009447A DE 3009447 A1 DE3009447 A1 DE 3009447A1
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DE19803009447
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Curtis James Dicke
Stephen Keith Mihalich
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National Semiconductor Corp
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National Semiconductor Corp
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Description

UlP L.-ING. J. RICHTER DIPL.-ING. F. WERDERMANN
L 6. 6t
PATENTANWÄLTE
ZUQEL. VERTRETER BEIM EPA · PROFESSIONAL REPRESENTATIVES BEFORE EPO - MANDATAIRES AGREES PRES L1OEB
D-2OOO HAMBURG 36
NEUER WALL IO
G? (O 4 O) 34 OO 45/34 OO 5β TELEGRAMME: INVENTIUS HAMBURG
IHR ZEICHEN/YOUR FILE UNSER ZEICHENfOUR FILE N 80046 DH DATUM/DATE I Ii Oi OU
PATENTANMELDUNG
PRIORITÄT:
BEZEICHNUNG: AM-ISLDER:
ERPINDER:
15. März 1979
(entspr. US-Anm. Serial No. 20 568)
Integrierter CMOS-Halbleiterbaustein
National Semiconductor Corp. 29ΟΟ Semiconductor Drive
Santa Clara, Kalif.,V.St.A.
Stephen K. Mihalich
2420 Pacific Drive, No. 16 Santa Clara, Kalif.,V.St.A.
Curtis J. Dicke
2420 Pacific Drive, No. 38 Santa Clara, Kalif., V.St.A.
030039/0734
Die Erfindung betrifft einen integrierten CMOS-Halbl ext erbaustein mit auf einem gemeinsamen Substrat hergestellten PMOS- und NMOS-Feldeffekttransistoren, mit einem ersten, für hohe Spannungen ausgelegten Abschnitt und einem zweiten, für niedrige Spannungen ausgelegten Abschnitt, wobei der genannte erste und zweite Abschnitt ein gemeinsames Substrat aufweisen, das elektrisch mit einem ersten Stromversorgungsanschluß verbindbar ist, der erste Abschnitt einen geraeinsamen Verbindungspunkt für die niedrige Spannung besitzt, und der zweite Abschnitt einen gemeinsamen Verbindungspunkt, der mit dem zweiten Stromversorgungsanschluß verbindbar ist, und mit einer Reglerschaltung zur Regelung der Spannung am genannten gemeinsamen Verbindungspunkt für die niedrige Spannung.
Komplementäre Metall/Oxid/Halbleiter- oder CMOS-Bauelemente (Complemetary metal oxid.semiconduct - CMOS) sind dem Fachman vertraut. Diese Gattung von Bauelementen bringt n-Kanal- oder NMOS-Feldeffekttransistören und p-Kanal-Feldeffekttransistoren (PMOS- PSTs) in Schaltungskonfigurationen zur Anwendung, die viele, sehr geschätzte bessere Eigenschaften aufweisen. Bei üblichen CMOS-Erzeugnissen ist der Betrieb gewöhnlich über einen Spannungsbereich von 3 bis 15 V festgelegt. Doch können die Schaltungen gemeinhin bis zu Spannungen von 18 V arbeiten. Diese werden als Bauelemente für "hohe Spannungen" bezeichnet. Zur Steige-
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rung der Schaltungsdichte für eine verbesserte Ausnutzung der Plättchenfläche der integrierten Schaltung sind die Abstände zwischen den Bauelementen auf ein Minimum herabgestzt worden, um eine neue Gattung von Bausteinen zu schaffen, die als CMOS-Schaltungen niedriger Spannung und hoher Packungsdichte bekannt sind. Diese Bausteine haben normalerweise eine obere Betriebsspannungsgrenze von etwa 7 V.
Die physikalischen Unterschiede werden ohne weiteres aus der US-PS 3 983 620 (Gregorio Spadeo, an die Anmelderin der vorliegenden Anmeldung übertragen) ersichtlich. Dieses Patent offenbart eine Anzahl von CMOS-Strukturen. So zeigt dort Fig. 15 im Querschnitt eine Struktur für hohe Spannung, Fig. 19 zeigt eine ähnliche Struktur für niedrige Spannung. Es wird ersichtlich, daß der Hauptunterschied darin liegt, daß beim Aufbau für die niedrige Spannung der Abstand zwischen den n+-Schutzringen und den ρ -Zonen beseitigt worden ist. Dies ergibt eine Spannungsgrenze, die durch die Zenerspannung der ρ /η -übergänge gegeben ist.
Während die Konstruktion hoher Packungsdichte eine obere Spannungsgrenze von etwa 7 V besitzt, so stellt dies gewöhnlich kein Problem dar. Im Hinblick auf die niedrigen Spannungsgrenzwerte sind die Einschränkungen herkömmlich. Der niedrigste Betriebsgrenzwert wird durch den höheren unter den Schwellwerten für PMOS- und NMOS-Bauelemente
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festgelegt. Die optimale Betriebsspannung ist gleich der Summe der Schwellwertspannungen für die PMOS- und NMOS-Bauelemente (diese wird im weiteren als Schwellwertsumme bezeichnet). Bei dieser Spannung arbeiten CMOS-Umkehrstufen mit dem höchsten Geschwindigkeits/Leistungs-Produkt und der höchsten Verstärkung. Selbstverständlich ist der Betrieb bei der Schwellwertsumme wünschenswert, aber diese ändert sich wesentlich beim Herstellungsverfahren der Bauelemente. Eine Vorgehensweise besteht darin, eine hinreichend hohe Betriebsspannung zum Überschreiten der Schwellwertsumme einzusetzen für die Bauelementtoleranzen des ungünstigsten Falles. Andererseits wird ein Spannungsregler eingesetzt, um die Schaltung zu speisen, und der Spannungsregler wird mit einer Bezugsspannung versorgt, die durch Abfühlen der Schwellwertsumme der auf dem Halbleiterplättchen befindlichen p- und n-Kanal-Feldeffekttransistoren gewonnen wird. Dann hält die Reglerschaltung die Spannung an dem Abschnitt für niedrige Betriebsspannungen auf auf ihrem optimalen Wert. Da sich die Transistorschwellwerte als Folge der unumgänglichen, bei der Herstellung von integrierten Schaltungen anzutreffenden Schwankungen ändern, erzeugt eine solche Reglerschaltung automatisch die gewünschte Spannung.
Nach dem vorbekannten Stand der Technik ist die Zweckmäßigkeit der Konstanz eines Transistorschwellwertes als Bezugsspannung für eine Spannungsreglerschaltung anerkannt worden.
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Andere Beispiele nach dem vorbekannten Stand der Technik wie die US-PS 4 061 962 bringen andere Halbleiterbauelemente, wie Dioden aus pn-Ubergängen in ihren Schaltungen zum Einsatz und beziehen gemeinhin die geregelte Spannung auf VgS oder Massepotential r So werden beispielsweise nach der US-PS 4 128 816 eine Diode mit einem Halbleiterübergang und ein bipolarer Transistor dazu eingesetzt, einen Schwellwert-Bezugswert umzusetzen. Bei anderen Vorgehensweisen, wie beispielsweise nach der US-PS 4 100 437 bringt ein Spannungsregler einen Schwellwert eines Transistors als Bezugswert zum Einsatz, doch dabei mit einer Pegelverschiebung, um die geregelte Spannung vom gewünschten Betrag zu erhalten.
Daher ist es Aufgabe der Erfindung, eine Reglerschaltung für die Summe der Schwellwertspannungen zu schaffen, die in ein herkömmliches, einen Abschnitt für hohe und einen Abschnitt für niedrige Betriebsspannungen einschließendes CMOS-Halbleiterplättchen einbezogen werden kann, dabei soll eine geregelte Spannung als Summe der Schwellwertspannungen unterhalb der Speisespannung V-q-q auf diesem CMOS-Halbleiterplättchen erzeugbar und an einem Substratanschluß im Abschnitt für niedrige Spannungen abgebbar sein.
Dier zur Lösung der gestellten Aufgabe vorgeschlagene Reglerschaltung ist dadurch gekennzeichnet, daß sie die folgenden Bestandteile umfaßt:
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- eine Schaltung zur Bildung einer ersten Spannung, die gleich der Summe der Schwellwertspannungen eines PMOS- und eines NMOS-Feldeffekttransistors istj
- eine Schaltung zur Subtraktion der ersten Spannung vom Potential am genannten ersten Stromversorgungsanschluß zur Bildung eines Bezugspotentials, das gleich dem Potential am gemeinsamen Verbindungspunkt der niedrigen Spannung ist; und
- eine Schaltung zur Einspeisung des genannten Bezugspotentials in den gemeinsamen Verbindungspunkt für die niedrige
- Spannung, wobei diese Schaltung Schaltungsmittel zur Stabilisierung des Potentials am gemeinsamen Verbindungspunkt für die niedrige Spannung einschließt.
Diese und andere Merkmale und Vorteile werden durch Verwendung einer wie folgt aufgebauten CMOS-Schaltung erreicht: Ein integriertes Halbleiter-Schaltungsplättchen mit einem Abschnitt für niedrige Spannung wird auf einem Substrat gemeinsame mit einem Abschnitt für hohe Spannung hergestellt. Dies schafft einen gemeinsamen Substratanschluß für die Speisespannung Vj)D. über einen Stromversorgungsanschluß Vg3 wird der Abschnitt für die hohe Spannung mit einer äußeren Stromversorgung zum Betrieb aus einer einzigen Stromversorgung als herkömmlicher CMOS-Baustein verbunden. Auf dem Halbleiterplättchen wird eine Reglerschaltung dazu verwendet, die Schwellwertsumme festzustellen und an den Abschnitt für die niedrige Spannung ein Potential anzulegen,
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das um die Schwellwertsumme unterhalb der Speisespannung Vjyrj liegt. Wenn sich also die Schwellwerte als Ergebnis der Herstellungsvariablen verändern, so wird die optimale Spannung automatisch dem Abschnitt hoher Schaltungsdichte und für die niedrige Spannung zugeführt.
Im weiteren wird die Erfindung beispielsweise und anhand der beigefügten Zeichnungen ausführlich erläutert. Es zeigen:
Pig. 1: ein Schaltbild einer Reglerschaltung, die nach der Erfindung aufgebaut ist,
Xg. 2: ein Schaltbild einer anderen Ausführungsform der Schaltung entsprechend Pig. 1,
Fig. 3: ein Schaltbild einer weiteren Ausgestaltung der Anordnung nach Pig. 2, und
. 4-: eine Schnittansicht der Vorderseite eines Teils eines Halbleiter-Schaltungsplaättchens, zur Darstellung des Aufbaus eines Teils der Schaltung nach Pig. 3·
Pig. 1 stellt eine Schaltung dar, die die Erfindung veran schaulicht. Die Stroraversorgungsanschlüsse 10 und 11 stellen die Stromversorgungsschienen dar und sind mit
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bzw. -VgQ bezeichnet, um anzugeben, wo eine typische CMOS-Stromversorgung angeschlossen ist. Dies stellt gemeinhin die typische Stromversorgung für 3 bis 15 V dar. 3in Verbindungspunkt 12 stellt die Spannung V^g dar, die um die Schwellwertsumme unter V-^-r. betrieben wird, zum Betrieb des Abschnitts hoher Schaltungsdichte für die niedrige Spannung, der als Block 13 bezeichnet ist.
Es werden vier CMOS-Feldeffekttransistören 14 bis 17 eingesetzt. Der Transistor 17 sollte vom Aufbau für die hohe Spannung sein, doch können die Transistoren 14 bis 16, wie gewünscht, vom Aufbau für die niedrige oder die hohe Spannung sein. Bei den Feldeffekttransistoren 14 und 16 sind die Gate-Elektroden mit ihren entsprechenden Drain-Elektroden verbunden und in Reihe mit einem Widerstand 18 über die Stromversorgungsanschlüsse 10 und 11 geschaltet. Der Widerstand 18 hat typischerweise einen hohen Widerstandswert, im Bereich von 1 bis 5 Megohm, so daß nur ein geringer Strom, in der Größenordnung von Mikroamperes, in den Feldeffekttransistoren 14 und 16 fließt. Bei den Feldeffekttransistoren 15 und 17 sind die Source-/Drain-Elektroden-Stromkreise in Reihe über die Stromversorgungsanschlüsse 10 und 11 geschaltet. Die Gate-Elektrode des Feldeffekttransistors 15 ist durch den Spannungsabfall über den Feldeffekttransistor 14, und die Gate-Elektrode des Feldeffekttransistors 17 ist durch den Spannungsabfall über den Feldeffekttransistor 16 vorgespannt. Es ist anzumerken,
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daß bei den beiden Feldeffekttransistoren 14 und 15 die Substratanschlüsse an ihre entsprechenden Source-Elektroden zurückgeführt sind und damit im wesentlichen frei vom Körpereffekt sind.
Der Spannungsabfall über den Feldeffekttransistor 14 ist der Schwellwert eines PMOS-Feldeffekttransistors. Aufgrund der Wirkung des Feldeffekttransistors 15 liegt der Verbindungspunkt 12 um den Wert eines Schwellwertes eines IJIiOS-FeIdeff ekttransistors niedriger als die Drain-Elektrode des Feldeffekttransistors 14. Somit ist der Verbindungspunkt 12 mit der Summe der Schwellwerte unterhalb ^DD vorSesPann"fr· ^er Feldeffekttransistor 17 wird als Stromsenke zur Ableitung der kombinierten Ströme des Feldeffekttransistors 15 unddss Abschnitts für die niedrige Spannung 13 betrieben.
Wenn das Potential am Verbindungspunkt 12 bestrebt ist, sich infolge einer Änderung des Stroms in Abschnitt 13 für die niedrige Spannung zu verändern, so verändert sich die Stromleitung im Feldeffekttransistor 15 zur Kompensation. Praktisch arbeitet der Feldeffekttransistor 15 für den Verbindungspunkt 12 als Source-Elektrodenfolger. Somit ist der Strom im Feldeffekttransistor 17 stabilisiert und konstant. Der Feldeffekttransistor 15 muß von hinreichender Größe sein, um die vom Abschnitt 13 für die niedrige Spannung gebotenen Stromänderungen verarbeiten zu können, und der
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Feldeffekttransistor 17 muß von hinreichender Größe sein, um den gesamten Strom des Abschnitts 15 und des Feldeffekttransistors 15 aufzunehmen. Die Feldeffekttransistoren und 16 können beide verhältnismäßig klein sein, wobei ihre Größe durch die wenigen Mikroampere festgelegt ist, die durch den Widerstand 18 bei höchster Versorgungsspannung fließen. (Beispielsweise bei einer 15-V-Stromversorgung an den Stromversorgungsanschlüssen 10 und 11 erscheint der größte Teil dieser Spannung am Widerstand 18.)
In der Ausführungsform der Schaltung nach Fig. 2, wird ein aktiver Source-Elektrodenfolger verwendet, um das Potential des Verbindungspunktes 12 zur Erzeugung von Vgg zu steuern. Zwei komplementäre Feldeffekttransistoren 20 und 21 sind mit ihren Gate-Elektroden an ihre jeweiligen Drain-Elektroden angeschlossen und in Reihe geschaltet, um ein um die Schwellwertsumme unter V^jj liegendes Potential an einem Verbindungspunkt 25 zu entwickeln. Der durch die Feldeffekttransistoren 20 und 21 fließende Strom durchfließt ebenfalls einen Feldeffekttransistor 22 und einen Widerstand 24. Das Potential an der Gate-Elektrode des Feldeffekttransistors 22 liegt um drei Schwellwerte unterhalb von V^. Dieser Punkt ist direkt mit der Gate-Elektrode des Source-Elektrodenfolgertransistors 23 verbunden. Das die Schwellwerte der Feldeffekttransistoren 22 und 2J gleich Itt wesentlichen sind und einander aufheben, liegt der Verbindungspunkt 12 um die Schwellwertsumme unter VDI). Somit
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gibt die Source-Elektrode des Feldeffekttransistors 2j5, der als Source-Elektrodenfolger geschaltet ist, aktiv ein Potential am Verbindungspunkt 12 wieder, das gleich der um die Schwellwertsumme verminderten Spannung V^ ist. Es kann gezeigt werden, daß der durch den Widerstand 24 fließende Strom eine Funktion der zwischen den Versorgungsanschlüssen 10 und 11 vorhandenen Spannung ist. Wenn auch der Strom gering ist, so kann die Tatsache seiner Veränderlichkeit von Bedeutung sein.
Die Schaltung nach Fig. 3 vermindert die Stromänderungen wesentlich. Die Schaltung ist die gleiche wie nach Fig. 2, bis auf die Tatsache, daß der Widerstand 24 durch einen Feldeffekttransistor 25 mit einem pn-Ubergang (JFET - junction field effect transistor) ersetzt worden ist. Ein p-Kanal-Feldeffekttransistor wird gezeigt, dessen Source-/ Drain-Elektrodenkreis in Reihe mit den Feldeffekttransistoren 20, 21 und 22 geschaltet ist. Seine Gate-Elektrode ist auf Vjj-rj zurückgeführt, um aktiv seine Stromleitung zu sperren. Da das Potential zwischen Drain- und Sourceelektrode des Feldeffekttransistors 26 auf etwa drei Schwellwerte (die Schwellwerte der Feldeffekttransistoren 20, und 22) ansteigt, so nimmt seine Leitfähigkeit mit wachsender Spannung zwischen der Source- und der Drainelektrode ab. So gibt es selbst bei Änderung der Versorgungsspannung· in weiten Grenzen nur eine sehr geringe Änderung des Stromflusses. Vom Gesichtspunkt des Betriebs der
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Schaltung her ist dies wünschenswert und hilft auch mit, die Vorspannungen an den Transistoren 20, 21 und 22 zu stabilisieren. Als eine praktische Angelegenheit ist es leicht, einen JPET in ein CMOS-Substrat hinein herzustellen. Das Länge/Breite-Verhältnis wird groß genug genug gemacht, um den gewünschten Strom festzulegen. Typischerweise haben sich Verhältnisse von etwa 100:1 als zweckmäßig erwiesen.
Fig. 4 zeigt eine zweckmäßige Form des. Aufbaus einer integrierten Schaltung für die Feldeffekttransistoren 20, 21, 22 und 26. Die Zeichnung zeigt einen Teil einer integrierten Schaltung im Querschnitt mit einer vorderen Ansicht zur Veranschaulichung der Belegung des Halbleiterplättchens. Die Zeichnung ist nicht maßstäblich, weil es nur beabsichtigt ist, daß sie dem Fachmann vertraute Herstellungskonzepte veranschaulicht, die in die Erfindung einbezogen sind. Die oberen Oxid- und Me±allisierungsschichten sind fortgelassen worden, und die Schaltungsverbindungen werden in scheraatischer Form gezeigt. Wenn auch die dargestellte Belegung den Aufbau für niedrige Spannungen zum Einsatz bringt, so kann auch der bekannte Aufbau für hohe Spannungen verwendet werden.
Das Fragment der integrierten Schaltung bringt ein n-Substrat 30 zum Einsatz. Der Feldeffekttransistor 20 schließt zwei eindiffundierte p+-Zonen 31 und 32 zur Schaffung seiner
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Source- bzw. Drain-Elektrode ein. Ein Schutzring 33 vom η -!»eitungstyp umgibt den Transistor und ist mit der Source-Slektrode 31 zur Schaffung einer ohmischen Verbindung zum Substrat 30 verbunden, das, wie gezeigt mit der Spannung +Vp-p verbunden ist. Eine Gate-Elektrode 34- ist mit der Drain-Elektrode 32 und dem transistor 21 verbunden.
Der n-Kanal-Feldeffekttransistor 21 ist in einer Mulde 35 vom p-Leitungstyp hergestellt, der von einem Schutzring 36 vom ρ —IJeitungstyp umgeben ist. Die Drain-Elektrode 37 ist mit dem Feldeffekttransistor 20 und der Gate-Elektrode 39 verbunden. Die Source-Elektrode 38 ist mit dem Schutzring 36 und dem Transistor 22 verbunden.
Der p-Kanal-Feldeffekttransistor 22 ist wie der Feldeffekttransistor 20 aufgebaut und schließt eine mit dem FeId-
«
effekttransistor 21 verbundene Source-Elektrode 40 und eine mit der Gate-Elektrode 43 und dem Feldeffekttransistor 26 verbundene Drain-Elektrode 41 ein.
Der Feldeffekttransistor 26 mit dem pn-Ubergang wird aus einem p-Kanal 45 gebildet, der in einer diffundierten p-Mulde wie bei 35 hergestellt ist. Der Kanal wird sehr eng gemacht und mit der oben liegenden Gate-Elektrode 46 abgedeckt, die eine n+-Diffusionszone, ähnlich wie die für die Schutzringe 33 und 42 verv/endete, ist. Diese obenliegende
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Gate-Elektrode ist direkt und ohmisch mit dem Substrat 30 verbunden. Der Kanal 45 endet in eine ρ -Diffusionszone 47, die die Source-Elektrode umfaßt und bildet und mit dem Feldeffekttransistor 22 verbunden ist. Der andere, nicht dargestellte Endbereich des Kanals 45 endet in zweiten ρ -Diffusionszone, die als Drain-Elektrode dient und mit der Spannung -Vga verbunden ist. Die Länge des Kanals wird typischerweise lang genug gemacht, um die gewünschte Leitfähigkeit für den Transistor 26 zu erzeugen.
Die Erfindung ist beschrieben und eine geeignete Schaltungsanordnung zur Ausführung der Erfindung ist im einzelnen dargelegt worden. Es gibt selbstverständlich Abwandlungen und gleichwertige Anordnungen, die in den Rahmen und das Prinzip der Erfindung fallen und durch den Fachmann vorstellbar sind. Daher ist beabsichtigt, daß der Rahmen der Erfindung nur durch die beigefügten Patentansprüche abgegrenz-t wird.
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-ZO*
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Claims (11)

  1. Pat entans ρ r ü c h e
    Integrierter CMOS-Halbleiterbaustein mit auf einem gemeinsamen Substrat hergestellten PMOS- und NMOS-Feldeffekttransistoren, mit einem ersten, für hohe Spannungen ausgelegten Abschnitt und einem zweiten, für niedrige Spannungen ausgelegten Abschnitt, wobei der genannte erste und zweite Abschnitt ein geminsames Substrat a\afweisen, das elektrisch mit einem ersten Stromversorgungsanschluß verbindbar ist, der erste Abschnitt einen gemeinsamen Verbindungspunkt für die niedrige Spannung besitzt, und der zweite Abschnitt einen geraeinsamen Verbindungspunkt, der mit dem zweiten Stromversorgungsanschluß verbindbar ist, und mit einer Reglerschaltung zur Regelung der Spannung am genannten gemeinsamen Verbindungspunkt für die niedrige Spannung, dadurch gekennzeichnet, daß die genannte Reglerschaltung die folgenden Bestandteile umfaßt:
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    - eine Schaltung zur Bildung einer ersten Spannung, die gleich der Summe der Schwellwertspannungen eines PKOS- und eines NKOS-Feldeff ekttransistors (14-, 15) ist,
    - eine Schaltung zur Subtraktion der ersten Spannung vom Potential am genannten ersten Stromversorgungsanschluß (1O) zur Bildung eines Bezugspotentials (Vg3 ), das gleich dem Potential am gemeinsamen Verbindungspunkt (12) der niedrigen Spannung ist, und
    - eine Schaltung zur Einspeisung des genannten Bezugspotentials (Vg5) in den gemeinsamen Verbindungspunkt (12) für die niedrige Spannung, wobei diese Schaltung Schaltungsmittel (17) zur Stabilisierung des Potentials am gemeinsamen Verbindungspunkt (12) für die niedrige Spannung einschließt.
  2. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektroden der genannten PMOS- und NMOS-Feldeffekttransistoren (14-, 15) «jeweils direkt mit ihren entsprechenden Drain-Elektroden verbunden sind, und die genannte Schwellwertspannung zwischen den Source- und den Drain-Elektroden erscheint.
  3. 3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltung zur Bildung einer ersten Spannung Mittel zur Durchleitung gleicher Ströme durch die genannten PMOS- und NMOS-Feldeffekttransistoren einschließt,
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    und die Teile der Körper der genannten PMOS- und NMOS-Feldeffekttransistoren mit ihren enstprechenden Source-Elektroden derart verbunden sind, daß die erste Spannung nicht durch einen Körpereffekt in diesen Transistoren beeinflußbar ist.
  4. 4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß eine Stabilisierungsschaltung einen Transistor (17) im genannten ersten Abschnitt einschließt, der zur Abgabe des durch den zweiten Abschnitt (13) geleiteten Stroms mit der Stromversorgung (-Vgg) verbunden ist.
  5. 5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltung zur Bildung der ersten Spannung Schaltungsmittel einschließt, um den genannten PMOS-Feldeffekttransistor in Reihe mit dem NMOS-Feldeffekttransistor, und diese Transistoren in Reihe mit einer Vorrichtung zur Bildung eines"Spannungsabfalls über den genannten ersten und zweiten Stromversorgungsanschluß (10, 11) einschließt.
  6. j6. Schaltung nach Anspruch 5» dadurch gekennzeichnet, daß die Vorrichtung zur Bildung des Spannungsabfalls einen Widerstand (24) umfaßt.
  7. 7. Schaltung nach Anspruch 5j dadurch gekennzeichnet, daß die Vorrichtung zur Bildung des Spannungsabfalls
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    einen Feldeffekttransistor (26) mit pn-übergang auf demselben Halbleiterplättchen umfaßt.
  8. 8. Integrierte CMOS-Halbleiterschaltung mit einem Halbleitersubstrat eines ersten ^eitungstyps, mit einem ersten und zweiten Feldeffekttransistor mit Source- und Drain-Elektroden eines zweiten Leitungstyps, die in das Substrat eindiffundiert sind, und mit einer Gate-Elektrode, dadurch gekennzeichnet, daß ein dritter Feldeffekttransistor (21) in einer Mulde (35) vom zweiten Leitungstyp geschaffen ist, die in das Substrat (30) eindiffundiert ist, und der dritte Feldeffekttransistor (21) eine Source- und eine Drain-Elektrode (37 j 38) vom ersten Leitungstyp besitzt, die in die Mulde (35) eindiffundiert sind, sowie eine Gate-Elektrode (39)? daß Mittel zur Reihenschaltung der Source- und Drain-Elektroden des ersten, dritten und zweiten (20, 21, 22) vorgesehen sind, derart, daß derselbe Strom durch diese fließt, und Mittel vorgesehen sind, um die Source-Elektrode des ersten Feldeffekttransistors (20) mit dem Substrat (30) zu verbinden, daß Mittel vorgesehen sind, um die Gate-Elektrode (34·) des ersten Feldeffekttransistors (20) mit der Gate-Elektrode (39) des dritten Feldeffekttransistors (23) > der Drain-Elektrode (32) des ersten Feldeffekttransistors (20) und der Drain-Elektrode (37) des dritten Feldeffekttransistors (21) zu verbinden, sowie Mittel, um die Drain-Elektrode (37) des
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    dritten Feldeffekttransistors (21) mit der Mulde (35) zu verbinden, und Mittel, um die Gate-Elektrode (4-3) des zweiten Feldeffekttransistors (22) mit der Drain-Elektrode (4-1) des zweiten Feldeffekttransistors (22) zu verbinden.
  9. 9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß sie einen ersten Ring (33) vom ersten Leitungstyp umfaßt, der in das Substrat (30) um den ersten Feldeffekttransistor (20) herum eindiffundiert ist, zur Schaffung eines Schutzringes und eines ohmischen Anschlusses^an das Substrat ( 30) , ' und. daß. ein zweiter Ring (36) vom zweiten Leitungstyp in das Substrat (30) in Überdeckung mit dem Randbereich der Mulde (35) eindiffundiert ist zur Schaffung eines ohmischen Anschlusses an diese Mulde (35) und eines Schutzringes für den genannten dritten Feldeffekttransistor (22).
  10. 10. Integrierte Schaltung nach Anspruch 9» dadurch gekennzeichnet, daß der erste und zweite Ring (33» 36) aneinanderstoßen.
  11. 11. Integrierte Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß der erste Leitungstyp η-leitend, und der zweite Leitungstyp p-leitend ist.
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