DE3740314A1 - Eingabe/ausgabe-schaltung fuer einen halbleiterspeicher - Google Patents
Eingabe/ausgabe-schaltung fuer einen halbleiterspeicherInfo
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Description
Die Erfindung betrifft einer Schaltung zur Pegelverschiebung in
einem Eingabe/Ausgabe-Bus (Leitungsbündel) bei einem Halbleiterspeicher,
insbesondere eine Pegel-Verschiebungsschaltung für
den Eingabe/Ausgabe-Bus einer Eingabe/Ausgabe-Schaltung für ein
CMOS DRAM, bei dem das statische Spaltenverfahren verwendet
wird.
Seit kurzem werden CMOS DRAM (Dynamische Schreib-Lesespeicher)
hergestellt, welche geringe Leistungsverluste, stabile Betriebscharakteristiken
und einen kompakten Aufbau aufweisen. Es sind
benutzerfreundliche Betriebsweisen möglich, wie der schnelle
Seitenbetrieb (fast page mode) sowie der statische Spaltenbetrieb,
wobei die Anzahl der Schaltungen für die periphere Takt-Erzeugung
reduziert ist.
Es ist bei CMOS DRAM bekannt, daß eine bei NMOS DRAM benutzte
dynamische Betriebsweise auch bei Schaltungen für Zeilen-Adreß-Strobe
(-Signal verwendet werden kann, und daß die statische
Betriebsweise von CMOS bei Schaltungen verwendet wird, die ein
Spalten-Adreß-Strobe(-Signal erzeugen. Für das Spalten-Adreß-Signal
sind der Eingabe/Ausgabe-Leseverstärker sowie
dessen zugehörige periphere Schaltungen am wichtigsten.
Eingabe/Ausgabe-Leseverstärker weisen deshalb einen statischen
Betrieb auf und verwenden Eintakt-Ausgangs-Differentialverstärker
mit CMOS-Transistoren für einen stabilen Betrieb.
Die Hauptaufgabe der genannten Eingabe/Ausgabe-Leseverstärker
ist es, das Differenzsignal zwischen I/O und (I: Eingabe;
O: Ausgabe) im Eingabe/Ausgabe-Bus zu verstärken, welches bei
schnellem statischen Spaltenbetrieb und Seitenbetrieb auf Werte
unter 1 Volt begrenzt ist.
Es ist eine Eigenschaft von DRAM, das vorgegebene Pegel der Versorgungsspannung
Vcc im Eingabe/Ausgabe-Bus I/O, zu Problemen
wie Spannungsschwankungen etc. führen.
Der genannte Eingabe/Ausgabe-Leseverstärker hat aber eine verhältnismäßig
schlechte Tast-Charakteristik bezüglich des Pegels
der Versorgungsspannung Vcc, weil der Eingangstransistor des
Differentialverstärkers den Vorspannungspegel der Versorgungsspannung
Vcc linear verarbeitet. Es ist deshalb erforderlich,
ein hinsichtlich des Pegels angepaßtes Signal des Eingabe/Ausgabe-Bus
I/O und an den Eingang des Differentialverstärkers
des genannten Eingabe/Ausgabe-Leseverstärkers anzulegen, so daß
der Eingangstransistor des Differentialverstärkers die kleine
Spannungsdifferenz zwischen dem Eingabe/Ausgabe-Bus I/O und
mit großem Faktor im Sättigungsbereich verstärkt. Um dies zu
erreichen, wurde der Schaltkreis 3 gemäß Fig. 1 gewöhnlich als
Pegel-Verschiebeschaltkreis benutzt. Er weist ein Paar von bit-Leitungen
BL und auf, die mit einer Vielzahl von (nicht gezeichneten)
Speicherzellen verbunden sind, sowie einen Leseverstärker
1, der mit den bit-Leitungen verbunden ist, NMOS-Transistoren
M 1 und M 2, welche die durch den Leseverstärker 1 verstärkten
Informationen der bit-Leitungen BL und dann in die
Eingabe/Ausgabe-Busse I/O bzw. eingeben, wenn aufgrund des
Pulses Φ c , der vom Spalten-Adreß-Decodierer bereitgestellt
wird, ein Leitungszustand hergestellt ist; einen Aufladeschaltkreis
2 zum vorherigen Aufladen, welcher den Eingabe/Ausgabe-Bus
I/O bzw. mit der Versorgungsspannung Vcc beschickt, wenn
der Puls Φ w außerhalb eines Schreibzyklus den L-Zustand aufrecht
erhält; einen Pegel-Verschiebeschaltkreis 3, welcher die Spannungen
der Eingabe/Ausgabe-Busse I/O bzw. gemäß den Taktpulsen
Φ a , Φ b nach unten verschiebt, welche im Arbeits-Zyklus
in den A-Zustand übergehen; sowie einen Eingabe/Ausgabe-Leseverstärker
4, welcher die Spannungsdifferenz der genannten
Sammelleitungen I/O und verstärkt.
Der Eingabe/Ausgabe-Leseverstärker 4 ist ein herkömmlicher CMOS-
Differentialverstärker aus NMOS-Transistoren M 6 bis M 10 und
PMOS-Transistoren P 3 bis P 6. Er verstärkt Daten auf dem Bus I/O
bzw. wenn der Puls Φ c im H-Zustand ist.
Zwei Paare von PMOS-Transistoren P 3, P 4 bzw. P 5, P 6 sind als
Lasten zwei Paaren von NMOS-Transistoren M 6, M 7 bzw. M 8, M 9
vorgeschaltet, welche als Konstantstrom-Quellen dienen. Die
Leitungen 7 und 8 dienen als Ausgangsleitungen.
Da die parasitären Kapazitäten der Eingabe/Ausgabe-Sammelleitungen
I/O bzw. bei einem herkömmlichen Pegel-Schiebeschaltkreis
gemäß Fig. 1 groß sind, müssen auch die NMOS-Transistoren
M 3-M 5 großvolumig sein, damit bei schnellem Betrieb
auch die Spannungspegel der Sammelleitungen I/O und schnell
nach unten geschoben werden können. Hierdurch müssen aber große
Leistungsverluste hingenommen werden.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung
zum Verschieben eines Spannungspegels in einer
Eingabe/Ausgabe-Sammelleitung bereitzustellen, welche ermöglicht,
daß ein Eingabe/Ausgabe-Leseverstärker in einem
großen Verstärkungsbereich arbeiten kann. Weiterhin liegt der
Erfindung die Aufgabe zugrunde, eine Eingabe/Ausgabe-Pegelschiebeschaltung
zu schaffen, die geeignet ist, bei sehr
schnellem Betrieb in sehr kurzer Zeit einen Datenzugriff zu ermöglichen.
Ein weiteres Ziel der Erfindung liegt darin, eine Pegel-Schiebeschaltung
bereitzustellen, die geringe Leistungsverluste aufweist.
Die erfindungsgemäße Lösung dieses Aufgabenkomplexes ist mit
ihren Ausgestaltungen in den Patentansprüchen gekennzeichnet.
Erfindungsgemäß wird also eine Schaltung bereitgestellt, die
sofort auf Spannungsänderungen in Eingabe/Ausgabe-Sammelleitungen
mit großer parasitärer Kapazität reagiert und den Spannungspegel
in den Sammelleitungen um einen endlichen Betrag
nach unten verschiebt, wobei es auch ermöglicht ist, daß ein
Eingabe/Ausgabe-Leseverstärker in einem Bereich mit großem
Verstärkungsfaktor arbeiten kann.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert.
Es zeigt
Fig. 1 eine Eingabe/Ausgabe-Schaltung mit herkömmlichem CMOS
DRAM;
Fig. 2 eine erfindungsgemäße Eingabe/Ausgabe-Schaltung mit
CMOS DRAM; und
Fig. 3 die Zeitfolge der Operationen in der Schaltung gemäß
Fig. 2.
Fig. 2 zeigt schematisch eine CMOS DRAM-Pegelschiebeschaltung
gemäß der Erfindung, welche teilweise der anhand der Fig. 1 beschriebenen
Schaltung entspricht mit Ausnahme insbesondere des
erfindungsgemäßen Pegel-Schiebeschaltkreises 5. Einander
entsprechende Bauteile sind mit gleichen Bezugszeichen wie in
Fig. 1 versehen.
Zwar ist in Fig. 2 nur eine Gruppe von Leseverstärkern 1, Eingabe/Ausgabe-Sammelleitungen
I/O und sowie ein Eingabe/Ausgabe-Leseverstärker
4 gezeigt, doch versteht sich, daß mehrere
Gruppen von Leseverstärkern, Eingabe/Ausgabe-Sammelleitungen
I/O und sowie Eingabe/Ausgabe-Leseverstärkern in einem
DRAM-Chip vorgesehen sein können.
Beim Pegel-Schaltkreis 5 gemäß Fig. 2 wird ein Puls Φ₁, welcher
die Eingabe/Ausgabe-Sammelleitung auswählt, an die Gates der
PMOS-Transistoren P₂₀ oder P₂₂ und der NMOS-Transistoren M₂₀
oder M₂₂ angelegt, welche Umkehrstufen 50 bzw. 60 bilden. Die
Ausgänge der Umkehrstufen 50 und 60 bilden die Eingänge für die
Gates der PMOS-Transistoren P₂₁ und P₂₃, welche mit Eingabeleitungen
30 bzw. 40 von Eingabe/Ausgabe-Leseverstärkern verbunden
sind. Die Sources S der PMOS-Transistoren P₂₁ bzw. P₂₃ sind mit
Eingabe/Ausgabe-Sammelleitungen 10 bzw. 20 verbunden, während
die Drains D der PMOS-Transistoren P₂₁ bzw. P₂₃ mit den Eingabeleitungen
30 bzw. 40 des Eingabe/Ausgabe-Leseverstärkers
verbunden sind.
In dem Pegel-Schiebeschaltkreis 5 weisen die PMOS Transistoren
P₂₁ und P₂₃ ein großes β-Verhältnis sowie eine entsprechende
Größe auf, während die NMOS-Transistoren M₂₀ und M₂₁ ein geringes
β-Verhältnis aufweisen (und eine entsprechend geringe
Größe).
Fig. 3 zeigt die Zeitfolge des Betriebs des CMOS DRAM-Eingabe/Ausgabe-Schaltkreises
gemäß Fig. 2.
Der Betrieb der in Fig. 2 gezeigten Schaltung wird also anhand
des Diagramms gemäß Fig. 3 erläutert.
Wie bereits erwähnt, ist der Takt Φ w des Lade-Schaltkreises 2
außerhalb eines Schreibzyklus in einem Arbeitszyklus im L-Zustand.
Zu dieser Zeit weisen deshalb die Eingabe/Ausgabe-Leitungen 10
und 20 die Versorgungsspannung Vcc auf.
Wie beim Betrieb herkömmlicher DRAM, geht eine Wortleitung in
einen aktiven Zustand aufgrund einer Adreß-Ausgabe aus einem
Zeilen-Adreß-Decodierer über, und zwar in einem Arbeitszyklus
bei niedrigem RAS, und der Leseverstärker 1 beginnt zum Zeitpunkt
t₁ gemäß Fig. 3 mit der Abtastung.
In Fig. 3 ist vorausgesetzt, daß eine bit-Leitung mit ½ Vcc
betrieben wird. Zum Zeitpunkt t₂ erfolgt eine Rückstellung und
die bit-Leitung erhält die Versorgungsspannung Vcc.
Falls die bit-Leitung BL die Information "1" aus der Speicherzelle
aufgrund der Adreß-Auswahl ausliest, so daß ein Ladungsübergang
erfolgt, geht die bit-Leitung BL auf das Potential
Vcc, während die bit-Leitung auf 0 Volt geht. Es tritt deshalb
zwischen diesen Leitungen eine Spannungsdifferenz auf.
Wird nun das Eingabe/Ausgabe-Leitungspaar 10, 20 ausgewählt, so
geht der Taktpuls Φ₁ in den "1"-Zustand (Vcc Volt).
Das Potential am Ausgangsknotenpunkt 51 des ersten Inverters 50
und am Ausgangsknotenpunkt 61 des zweiten Inverters 60 sinkt
deshalb aufgrund des Leitungszustandes der NMOS-Transistoren
M₂₀ bzw. M₂₁ ab.
Die Potentiale an den Knotenpunkten 51 und 61 sinken von der
vorgegebenen Spannung Vcc an den Eingabe/Ausgabe-Sammelleitungen
10 und 20 um einen Betrag Vcc-|V TP | ab, entsprechend dem
Absolutwert der Schwellenspannung V TP des PMOS-Transistors P₂₁
bzw. P₂₃.
Es fließt dann ein Strom durch die Eingabe/Ausgabe-Sammelleitungen
10, 20, die Source und die Drain der PMOS-Transistoren P₂₁
und P₂₃, die Knotenpunkte 51 und 61 und die NMOS-Transistoren
M₂₀ bzw. M₂₁. Die Potentiale an den Knotenpunkten 51 und 61
nehmen im wesentlichen den Wert Vcc-|V TP | an.
Die NMOS-Transistoren M₂₀ und M₂₁ können sehr klein gehalten
werden, da die Eingangsleitungen SI und (oder 30 und 40) des
Eingabe/Ausgabe-Leseverstärkers geringe parasitäre Kapazitäten
(etwa 0,2 pf) aufweisen, während die PMOS-Transistoren P₂₁ und
P₂₂ größer als die Transistoren M₂₀ und M₂₁ gemacht werden können,
um das Potential an den Knotenpunkten 51 und 61 auf etwa
den Wert Vcc-Vcc-|V TP | mittels der zuvor beschriebenen Spannungsverteilung
einzustellen.
Wird deshalb angenommen, daß die Eingabeleitungen 30 und 40
(oder SI und ) des Eingabe/Ausgabe-Leseverstärkers den Spannungspegel
Vcc gemeinsam mit den Eingabe/Ausgabe-Sammelleitungen
10 und 20 aufweisen, dann sinkt das Potential der genannten
Leitungen SI und SI zum Zeitpunkt t₂ gemäß Fig. 3 um einen Betrag
ab, welcher dem Vcc-|V TP | entspricht.
Wie beim Betrieb eines herkömmlichen DRAM, geht der Taktpuls Φ c
des Spalten-Adreß-Decodierers (in den Figuren nicht gezeigt)
zum Zeitpunkt t₃ gemäß Fig. 3 in den H-Zustand und die NMOS-Transistoren
M₁ und M₂ werden leitend.
Da gemäß Fig. 3 die bit-Leitung BL den Pegel Vcc und die bit-Leitung
BL den Pegel 0 Volt aufweisen, hält die Eingabe/Ausgabe-Sammelleitung
10 (oder den Vcc-Pegel, während die
bit-Leitung BL einen geringen Spannungsanstieg 70 (Fig. 3) aufgrund
eines Ladungstransfers vom Pegel Vcc über die parasitären
Kapazitäten der Eingabe/Ausgabe-Sammelleitung 20 (oder
aufweist, wobei die Eingabe/Ausgabe-Sammelleitung I/O Ladungen
verliert.
Deshalb ändert sich das Potential der Eingabeleitung SI und der
Leitung des Eingabe/Ausgabe-Leseverstärkers von um den
Schwellenwert | V TP | aus dem Potential der Sammelleitungen I/O
und pegelverschobenen Zustand um einen Betrag, welcher der
Potentialänderung auf der I/O-Leitung entspricht. Die Potentialänderung
erfolgt zum Zeitpunkt t₃ aufgrund des Potentialzustandes
der Eingabe/Ausgabe-Sammelleitungen I/O und in gleicher
Weise wie oben beschrieben und die Spannungsdifferenz wird mit
großem Verstärkungsfaktor durch den Eingabe/Ausgabe-Leseverstärker
4 verstärkt, welcher, wie oben gesagt, im Sättigungsbereich
arbeitet.
Aufgrund des Umstandes, daß die stromführenden Teile über sehr
kleine Transistoren M₂₀ und M₂₁ bei eingeschaltetem Takt-Impuls
Φ₁ verbunden sind, wobei die stromführende Schaltung verschwindet,
wenn der Takt-Impuls Φ₁ nicht anliegt, sind nur sehr geringe
Leistungsverluste zu beklagen.
Die Spannungscharakteristik ist stark verbessert, weil das
Potential an den Eingabe/Ausgabe-Leitungen 10 und 20 sofort
über die PMOS-Vorspannungstransistoren P₁ und P₂ angepaßt wird,
wenn die Versorgungsspannung Vcc sich aufwärts oder abwärts
ändert.
Es wird deshalb ein Betrieb des Eingabe/Ausgabe-Leseverstärkers
im Bereich maximaler Verstärkung innerhalb der Grenzen der
Schwankungen der Versorgungsspannung gewährleistet, weil auch
bei einer plötzlichen Spannungsänderung die Eingangsspannung am
Eingabe/Ausgabe-Leseverstärker Vcc-V TH gegenüber der Versorgungsspannung
Vcc nach deren Änderung pegelverschoben wird.
Die beschriebene Schaltungsanordnung ist deshalb unempfindlich
gegen Spannungseinbrüche im Eingabe/Ausgabe-Schaltkreis und
weist überdies geringe Leistungsverluste auf. Spannungsschwankungen
in der Eingabe/Ausgabe-Sammelleitung haben nur geringe
Auswirkungen und gleichzeitig ist gewährleistert, daß der Eingabe/Ausgabe-Leseverstärker
im Bereich maximaler Verstärkung
arbeitet.
Claims (3)
1. Eingabe/Ausgabe-Schaltung für einen Halbleiter-Speicher mit
- - einem Tastverstärker (1), der mit einem Paar von bit-Leitungen (BL, verbunden ist, welche ihrerseits mit einer Vielzahl von Speicherzellen verbunden sind; - Transistoren (M₁, M₂), welche die Informationen des genannten Paares von bit-Leitungen auf Eingabe/Ausgabe-Sammelleitungen (I/O, überführen entsprechend einem Ausgangstaktpuls ( Φ c ) eines Spalten-Adreß-Decodierers;
- - einem Lade-Schaltkreis (2), welcher außerhalb eines Schreibzyklus die genannten Eingabe/Ausgabe-Sammelleitungen I/O und beschickt; und
- - einem Eingabe/Ausgabe-Leseverstärker (4) welcher eine Spannungsdifferenz zwischen den genannten Sammelleitungen I/O, ermittelt und verstärkt sowie Daten auf den Bit- Leitungen (BL und , die vom genannten Tastverstärker (1) ermittelt und verstärkt worden sind,
gekennzeichnet durch
- - einen Pegel-Verschiebeschaltkreis (5), der eine Trenneinrichtung (P₂₁, P₂₃) aufweist, mit welcher die Eingabe/Ausgabe-Sammelleitung I/O bzw. zwischen dem Lade-Schaltkreis 2 und dem Eingabe/Ausgabe-Leseverstärker (4) auftrennbar ist und welche Eingangsleitungen (30, 40) für den Eingabe/Ausgabe-Leseverstärker (4) bilden; und
- - eine Einrichtung (50, 60), welche eine Spannungsdifferenz zwischen den genannten, getrennten Eingabe/Ausgabe-Sammelleitungen (I/O, und den diesen Sammelleitungen zugeordneten Eingangsleitungen (30, 40) des genannten Leseverstärkers (4) aufrecht erhält.
2. Halbleiter-Speicher gemäß Anspruch 1,
dadurch gekennzeichnet,
daß die genannte Trenneinrichtung PMOS-Transistoren P₂₁ und
P₂₃ aufweist, wobei die Drains und Gates miteinander verbunden
sind, die Drains mit den Eingangsleitungen (30, 40) des Eingabe/Ausgabe-Leseverstärkers
(4) verbunden sind und die Sources
mit den Eingabe/Ausgabe-Sammelleitungen (I/O bzw. verbunden
sind, und daß die Einrichtung zum Aufrechterhalten einer
endlichen Spannungsdifferenz einen ersten Inverter (50) und
einen zweiten Inverter (60) aufweist, deren Ausgänge mit den
Gates der PMOS-Transistoren (P₂₁, P₂₃) entsprechend einem
Tastpuls Φ₁ der Eingabe/Ausgabe-Auswahladresse verbunden sind.
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Legal Events
Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: SAMSUNG ELECTRONICS CO., LTD., SUWON, KYONGGI, KR |
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D2 | Grant after examination | ||
8364 | No opposition during term of opposition |