DE2933322A1

DE2933322A1 - Schaltungsanordnung zum ableiten eines bittaktsignals aus einem digitalsignal

Info

Publication number: DE2933322A1
Application number: DE19792933322
Authority: DE
Inventors: Dieter Dipl Ing Brandt
Original assignee: Wandel and Golterman GmbH and Co
Current assignee: Wandel and Golterman GmbH and Co
Priority date: 1979-08-17
Filing date: 1979-08-17
Publication date: 1981-02-26
Also published as: GB2057227A; GB2057227B; FR2463997A1; DE2933322C2; US4370617A

Description

Wandel & Goltermann Gmbh & Co,,Lningen u.A. 2933-322

Schaltungsanordnung zum Ableiten eines Bittaktsignals aus einem Digitalsignal

Die Erfindung betrifft eine Schaltungsanordnung zum Ableiten eines den Jitter eines Digital signals aufweisenden Bittaktsignals aus dem Digital signal .

Derartige Schaltungsanordnungen werden beispielsweise benötigt, um die Phasenzeitschwankungen eines Digitalsignals mit einem Jittermeßgerät messen zu können, wie es anderweit zum Messen; der Jitterunterdrückung eines Taktregenerators bekannt ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die den Jitter eines Digital signals möglichst fehelrfrei auf ein aus dem Digitalsignal abgeleitetes Taktsignal überträgt.

Die Erfindung löst diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Mittel.

Es sind nun zwar in der PCM-Obertragungstechnik Regeneratoren bekannt, die ihre dortige Aufgabe, den Jitter zu unterdrücken, zufolge ihrer schaltungstechnischen Realisation mit einer Phasenregelschleife (PLL = phase locked loop) nicht vollkommen erfüllen,-.sondern bis zu einer dort möglichst niedrig liegenden Grenzfrequenz eine Phasenunterdrückung aufweisen.Es v/ära aber schwierig und außerordentlich aufwendig, derartige Schaltungen so zu bauen, daß sie eine für die Zwecke der Erfindung ausreichend hoch liegende Grenzfrequenz haben.

Figur 1 zeigt das prinzipielle Blockschaltbild einer PLL-Schaltung eines Regenerators. Er enthält einen spannungsgesteuerten Oszillator VFO, einen Phasenvergleicher P und ein Tiefpaßfilter

T-. Seine Phasenübertragungsfunktion = f (jty) mit

Jr b if,= Phase der Ausgangsspannung, f. = Phase der Eingangsspannung

und jW = (Krcis-)Frequenz weist nur bis zu einer relativ niederi

130009/0598

gen Grenzfrequenz jtt) den Wert 1 auf. Darüber fal 11 sie stark ab.

Es wäre nun zwar mit großem Aufwand möglich, eine PLL-Schaltung für die Zwecke der Erfindung so zu bauen, daß ihre Grenzfrequenz b.is zu der eine Ji tterübertragung erfolgt, höher liegt. Dabei ergeben sich aber eine Reihe von Schwierigkeiten und Nachteile. Eine hohe Grenzfrequenz würde eine große Kreisverstärkung im Re-. gelkreis erfordern, die im wesentlichen durch den VCO aufgebracht werden müßte. Daneben wäre die Kreisverstärkung auch durch den Übertragungskoeffizienten K_p des Phasenvergleichers P bestimmt, der nicht konstant, sondern vom Digita!signal abhängig ist. Definiert man y zu

Anzahl der Einsen des Digitalsignals im Intervall T

maximale Anzahl der Einsen des Digitalsignals im Intervall T

so gilt K <v f . Dies hätte den Nachteil, daß die Phasenübertragungsfunktion des PLL musterabhängig verändert würde, was nur vermeidbar wäre, wenn die Kreisverstärkung des PLL ? -abhängig mit Hilfe eines in Figur 1 nicht dargestellten zweiten Reglers konstant gehalten würde.

Weiter wäre nachteilig, daß auch der Phasenvergleicherselbst einen recht großen Schaltungsaufwand erfordern würde, da er ein PCM-Muster verarbeiten müßte, also nur dann einen Phasenvergleich starten dürfte, wenn im Digitalsignal eine Eins beginnt.

Eine erste bzw. eine zweite Weiterbildung der Erfindung ergeben sich mit den Mitteln des Anspruchs 2 bzw. 3.

Die Erfindung ist in der Zeichnung anhand zweier Ausführungsbeispiele schematisch dargestellt. Hierbei zeigt Fig.3: ein logisches Blockschaltbild eines ersten Ausführungsbeispiels ,

Fig.4: ein Impulsdiagramm der in Figur 3 dargestellten Anordnung, Fig.5: ein logisches Blockschaltbild eines zweiten Ausführungsbeispiels, und N
Fig.6: ein Impulsdiagramm der in Figur 5 dargestellten Anordnung.

130009/0598

Bei dem in Figur 3 dargestellten ersten Ausführungsbeispiel ist eine Eingangsklemme 1 mit eine'm auf ansteigende Impulsflanken eines Digital signal s DS ansprechenden Triggereingang 2 eines Monoflops 3 mit der Standzeit £Ί verbunden, das mit seinem Ausgang Ql an einem ersten, auf abfallende Impulsflanken ansprechenden Triggereingang 4 eines zweiten Monoflops 5 mit der Standzeit^ und mit seinem invertierten Ausgang φΙ an einem Sperreingang 6 eines dritten Monoflops 7 liegt. Ein Ausgang Q2 des zweiten Monoflops 5, der auch das Bittaktsignal T liefert, ist mit einem auf abfallende Impulsflanken ansprechenden Triggereingang 8 des dritten Monoflops 7 verbünde, dessen Ausgang Q3 an einem zweiten, ebenfalls auf abfallende Impulsflanken ansprechenden Triggereingang 9 des zweiten Monoflops 5 liegt.

Das Digitalsignal DS triggert das erste Monoflop 3, wodurch es für die Dauer seiner Standzeit ti in den aktiven Zustand gelangt.Sein Zurückfallen in den passiven Zustand triggert das zweite Monoflop 5, das nun für die Dauer seiner Standzeit Z-2 in den aktiven Zustand versetzt wird. Das Abfallen des zweiten Monoflops 5 in den passiven Zustand vermag das dritte Monoflop 7 in den aktiven Zustand zu triggern, sofern dies nicht über seinen Sperreingang 6 durch einen zwischenzeitlich erneut eingetretenen aktiven Zustand des ersten Monoflops 3 verhindert wurde.

Bei dem in Figur 4 angenommenen Digital signal 110100 wird zum Zeitpunkt ti das erste Monoflop 3 zum zweitenmal durch das Digitalsignals DS getriggert, wodurch es zum Zeitpunkt des Abfallens des zweiten Monoflops 5 noch im aktiven Zustans ist und damit das Triggern des dritten Monoflops 7 verhindert.Auf diese Weise führt eine Null im Digital signal DS dazu, daß zum Zeitpunkt des Abfallens des zweiten Monoflops 5 das dritte Monoflop 7 über dessen Eingang 8 getriggert werden kann, da es an seinem Sperreingang 6 nicht blokkiert ist.Fällt danach das dritte Monoflop 7 nach seiner Standzeit £3 in seinen passiven Zustand zurück, so führt dies über den zweiten Triggereingang 9 ebenfalls zu einem Triggern des zweiten Monoflops 5. Die beiden Monoflops 5 und 7 bilden also einen Start/ Stop-Oszillator, mit dessen Hilfe Nullen im Digitalsignal DS durch Bits ersetzt werden. Es empfiehlt sich die Standzeiten wie folgt zu wählen: ZZ + £3 = T„ ; ti = ΐζ = -|_ _T . £_{3 =} 1 _T

D OD OD

130009/0598

Bei dem in Figur 5 dargestellten zweiten Ausführungsbeispiel ist eine Eingangsklemme 10 mit .dem Eingang eines Impulsformers 11 verbunden, der für jeces im Digital signal DS auftretende Eins-Datenbit einen Impuls der Dauer Tw an seinem Ausgang 12 abgibt. Der Ausgang 12 liegt einerseits an einem Steuereingang 13 eines Oszillators 14 und andererseits an einem Setzeingang 15 eines Frequenzteilers 16 mit dem Teilungsverhältnis n:l. Ein Eingang 17 des Frequenzteilers 16 liegt am Ausgang 18 des Oszillators 14, und am Ausgang 19 erscheint das Bittaktsignal T.

Der Oszillator 14 ist so beschaffen, daß er durch ein entsprechendes Signal an seinem Steuereingang 13 zunächst blockiert, sodann in eine definierte Startphase verbracht und danach neu gestartet wird, und seine Frequenz entspricht dem η-fachen des

Sollwerts der Bittaktfrequenz -4— .

¹B

Der erste nach einem solchen "Setzvorgang" vom Oszillator 14 erzeugte Impuls versetzt den ebenfalls soeben gesetzten Frequenzteiler 16 in einen ersten seiner η möglichen Zustände Ql, den der Frequenzteiler bis zum Eintreffen des folgenden Oszillatorimpulses beibehält. Treffen keine weiteren Eins-Datenbits ein, erscheinen am Ausgang 12 auch keine weiteren Impulse . Der Oszillator 14 schwingt dann frei mit der η-fachen Bittakt-Sollfrequenz, wobei nach jeweils η Impulsen der Frequenzteiler 16 erneut, den Zustand Ql einnimmt. Erneut eintreffende Eins-Datenbits -bewirken sofort wieder ein Neusetzen des Frequenzteilers 16 auf Ql und eine Neustarten des Oszillators 14, wobei die auf der absoluten Zeitachse gemessene Phasenlage des Oszillators 14 entsprechend dem zeitlichen Auftreten des Eins-Datenbits geändert ist.

Der Frequenzteiler 16 nimmt unabhängig von der Musterdichte des Digital signals DS den Zustand Ql mit einer Frequenz ein, die der tatsächlichen momentanen Bitfolgefrequenz -γ— entspricht.

¹B

130009/0598

■/-

Die Erfindung besitzt die Vorteile, daß der Start/Stop-Oszi1 lator eine dem Sollwert der Bittaktfrequenz entsprechende Freilauffrequenz aufweist, und daß sie praktisch keinerlei jitterfrequenzabhängige Jitterunterdrückung besitzt.

Die Erfindung ist in der Lage, aus einem jitterbehafteten Digitalsignal einen Bittakt abzuleiten, der praktisch fehlerfrei die Phasenzeitinformation jedes einzelnen Datenbits enthält.

Daher eignet sie sich sehr gut dazu, den Jitter eines Digitalsignals mit einem Taktjittergerät zu messen. Dauer-Eins-Signale werden im Hinblick auf den Jitter absolut fehlerfrei übertragen.

dazu geeignet, Neben dieser Anwendung ist die Erfindung generei 1/einen Takt aus einem Digital signal zu "extrahieren", wobei nur die Randbedingung gilt, daß das Digitalsignal einigermaßen unverzerrt ist.

Eine weitere Anwendung ergibt sich bei der Datenübertragung, z.B. im Zusammenhang mit dem Datenverkehr von einem Hauptsystem zu einem Terminal, wobei mit dem Eintreffen des ersen Eins-Datenbits bereits Taktsynchronismus besteht.

130009/0598

-ι-

Leerseite

Claims

Patentansprüch'e

Iy Schaltungsanordnung zum Ableiten eines den Jitter eines Digitalsignals aufweisenden Bittaktsignals aus dem Digitalsignal, dadurch gekennzeichnet, daß der Oszillator ein Start/Stop-Oszillator (5,7 ; 14,16) ist, der zu Beginn jedes Eins-Bits des Digital signals DS gestoppt und am Ende einer Verzögerungszeit, die kleiner als eine Bittaktperiode Tn ist, mit definierter Phasenlage freigegeben wird.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Oszillator aus einem zweiten und einem dritte, mit abfallenden Impulsflanken triggerbaren und während ihrer Standzeiten ( 2, 3) positive Ausgangssignale führende Monoflops (5,7) besteht, von denen das zweite Monoflop (5), dessen Standzeit ( 2)größer als die Standzeit ( 3) des dritten Monoflops (7) ist, mit seinem Ausgang (Q2) am Triggereingang (8) des dritten Monoflops (7) liegt und zwei Triggereingänge (4,9) besitzt, von denen der eine Triggereingang (4) mit dem Ausgang (Ql) eines ersten Monoflops (3) verbunden ist , das von ansteigenden Impulsflanken des Digita!signals (DS) triggerbar ist und dessen Standzeit ( 1) etwa der Standzeit ( 2) des zweiten Monoflops (5) entspricht, und von denen der andere Triggereingang (9) mit dem Ausgang (Q3) des dritten Monoflops (7) verbunden ist, dessen Sperreingang (6) mit einem invertierten Ausgang ((JT) des ersten Monoflops (7) verbunden ist.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet,

daß die Standzeiten (1,2) des ersten und des zweiten Mono-

flops (3,5) jeweils etwa gleich groß und etwa —~— des Sollwerts

der Bittaktperiode T_ß sind und daß die Standzeit ( 1) des ersten Monoflops (3) etwa —i- T_ß ist.

1 30009/0598

ORIGINAL INSPECTED
4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Oszillator (14) auf einem Vielfachen η der Bittaktfrequenz -j— schwingt, einen Steuereingang (13) besitzt, beim

¹B
Anlagen eines Steuersignals an den Steuereingang (13) zunächst das Ausgangssignal unterbicht (blockiert), sodann eine definierte Startphase einnimmt und schließlich neu startet, daß ein vom Oszillator (14) angesteuerter Frequenzteiler (16) raitdem Teilungsverhältnis n:l vorgesehen ist, der ausgangssei tig das Bittaktsignal (T) abgigt und einen Setzeingang (15) besitzt, und daß der Steuereingang (13) des Oszillatoer (14) und der Setzeingang (15) des Frequenzteilers (16) beide mit dem Ausgang (12) eines das Steuersignal erzeugenden Impulsforners (11) verbunden sind, an dessen Eingang (10) das Digitalsignal (DS) liegt.
5. Schaltungsanordnung nach Anspruch 5 dadurch gekennzeichnet, daß die Dauer tw des am Ausgang (12) des Impulsformers (11) erscheineneh Steuersignals etwa der halben Sottwectrder.Bit-

taktperiode T_ß entspricht.

1 30009/0598