DE2904674C2

DE2904674C2 - Schaltungsanordnung mit einem als Schalter dienenden Transistor

Info

Publication number: DE2904674C2
Application number: DE19792904674
Authority: DE
Inventors: Kalman Dipl.-Ing. 7000 Stuttgart Szechenyi
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1979-02-08
Filing date: 1979-02-08
Publication date: 1980-11-20
Also published as: FR2448815A1; FR2448815B1; BE881582A; DE2904674B1

Description

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Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff von Anspruch 1.

Es ist bekannt, Transistoren als Schalter einzusetzen. Dabei wird der Transistor in Abhängigkeit von dem Wert eines ihm eingegebenen Steuersignals in seinen gesperrten oder in seinen durchlässigen Zustand umgeschaltet, d.h. an seiner Kollektor-Emitterstrecke — bei Feldeffekt-Transistoren an der Drain-Source-Strecke — tritt ein sehr hoher oder ein sehr niedriger Spannungsabfall auf. Die Schaltzeiten eines solchen als Schalter verwendeten Transistors hängen von seinen physikalischen Eigenschaften und von seiner Beschaltung ab. Meistens werden möglichst kurze Schaltzeiten angestrebt Kurze Schaltzeiten führen aber zu Spannungsspitzen in dem angeschlossenen Schaltkreis und diese Spannungsspitzen können sich bei einigen Anwendungen störend auswirken.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu scrmffen, bei welcher eine Zustandsänderung des Schalters störungsfrei verläuft und in dem angeschlossenen Schaltkreis zu keinen unerwünschten Spannungsspitzen führt.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Vorteile der Erfindung liegen insbesondere darin, daß die Schaltungsanordnung als integrierte Schaltung ausgeführt werden kann. Mittels der eingegebenen, zeitlich veränderlichen Signalfunktion kann die Zustandsänderung des Schalters beliebig gewählt werden. Sie läuft kontinuierlich und innerhalb eines beliebig wählbaren zeitlichen Intervalls ab. Damit können sprungartige Veränderungen vollständig vermieden werden.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung erläutert. Es zeigt

Fig. 1 eine Schaltungsanordnung gemäß der Erfindung,

Fig. 2 den zeitlichen Verlauf an verschiedenen Punkten der Schaltungsanordnung nach Fig. 1 auftretender physikalischer Größen,

Fig. 3 die Steuerspannung des in der Schaltungsanordnung nach F i g. 1 als Schalter dienenden Transistors in Abhängigkeit von der eingegebenen Signalfunktion, und zwar beim Durchsteuern des Schalters, und

F i g. 4 die entsprechende Steuerfunktion des Transistors beim Sperren des Schalters.

Die aus F i g. 1 ersichtliche Schaltungsanordnung weiüt einen als Schalter dienenden Transistor 7sauf, der zum Schalten eines Stromkreises, z. B. eines in einer integrierten Schaltung enthaltenen Stromkreises dient. Der Drain-Anschluß des Schalters 7s ist mit einer Ausgangsklemme VA verbunden, an die der zu schaltende Stromkreis anzuschließen ist Der Source-Anschluß des Transistors 7, liegt an einer Vorspannung Vn, die in einem Ausführungsbeispiel 4 V beträgt. Dabei ist der Transistor 7, als MOS-Feldeffekt-Transistor ausgebildet.

Die Schaltungsanordnung weist einen Steuereingang Q.\ auf und durch das an diesem Eingang anliegende Steuersignal wird der Zustand des Transistors 7, bestimmt. Liegt an dem Eingang Qa ein Signal mit dem logischen Wert »1« oder »H« an, so ist der Transistor 7, durchgesteuert (»ON«). In einer noch zu beschreibenden Weise wird dabei durch die Schaltungsanordnung an den Gate-Anschluß des Transistors Tseine Spannung

₀= Voo-V{T_b)

angelegt.

Dabei ist Vdd eine Versorgungsspannung von z. B. +24 V und VJiTb) die Schwellspannung des Transistors T₆.

In durchlässigem Zustand weist c«r Transistor Ts näherungsweise folgenden Ausgangswiderstand auf:

(T_s) =

Hierbei ist VcsdieGate-Source-Spannungvon 7iund K ein durch die physikalischen Eigenschaften und die Geometrie des Transistors 7s festgelegter Faktor.

Weist das an dem Eingang Qa anliegende Signal den Wert logisch »0« oder »L« (low) auf, so ist der Transistor Ts gesperrt (OFF). Dabei liegt an seinem Gate eine Spannung Va = 0 und sein Ausgangswiderstand beträgt R_On(T_s)s, co.

Der Steuereingang Qa ist mit dem Eingang D eines D-Flipflops FF verbunden. Das an dem Eingang Q_A anliegende Steuersignal gelangt somit nur dann an den Ausgang ζ)_Μ bzw. an den Komplementärausgang QJa, wenn an dem Takteingang Φ des Flipflops FF eine »Ο-* 1«-Flanke auftritt. An einem Steuereingang QÄ liegt jeweils das logisch komplementäre Steuersignal für die Schaltungsanordnung an.

Die Steuereingänge Qa und Qa der Schaltungsanordnung sowie die Ausgänge Qia und Q~iÄ des Flipflops FF sind in der aus F i g. 1 ersichtlichen Weise mit den beiden Eingängen dreier UND-Gatter Al, A2 und A3 verbunden.

Die erfindungsgemäße Schaltungsanordnung ist mit einem zusätzlichen Eingang FE versehen, über den eine beliebige zeitlich veränderliche Spannung F(t) eingegeben wird, inittels derer der zeitliche Verlauf der Zustandsänderung des Schalttransistors Ts festgelegt wird. Als Beispiel für die Zeitfunktion F(t) sei eine Sägezahnlinie genannt (vgl. F i g. 2, 3. Zeile). Der Eingang FE ist einerseits mit dem Gate-Anschluß des ersten Schaltertransistors 71 und andererseits mit dem Eingang eines Inverters El verbunden, dessen Ausgang an dem Gate-Anschluß des zweiten Schaltertransistors 72 liegt. Die Zeitfunktion F(t) gelangt somit zu dem Gate von Γι, während deren Komplementärfunktion F(t) zu dem Gate von 7"j gelangt. Für die Zeitfunktion gelten folgende Bedingungen:

F(I₁) = 0
F(h)

wobei VX7J) die Schwellspannung des Transistors 7} ist.

Der Anstieg der der Zeitfunktion F(t) entsprechenden Eingangsspannung wird durch die Zustandsänderung des Steuersignals Q,\ für den Zeitpunkt r= t\ ausgelöst (vgl. Fig. 2, 1. und 3. Ze^;i '.). "'Jsteigt kontinuierlich bis zum Zeitpunkt f = i2 an.

Das dem Takteingang Φ zugeführte Taktsignal ist mit dem Beginn des Abfalls der Zeitfunktion F(t)synchronisiert (F i g. 2,2. und 3. Zeile).

Die Ausgänge der UND-Gatter Al, A 2 und A 3 sind mit den Gate-Anschlüssen eines dritten Schaltertransistors Ti, eines vierten Schaltertransistors 7i bzw. eines fünften Schaltertransistors Ts verbunden. Die Source-Anschlüsse dieser drei Schaltertransistoren liegen an Erde. Der Drain-Anschluß des Transistors Ti ist mit dem Source-Anschluß des Transistors T> verbunden; der Drain-Anschluß des Transistors T% mit dem Gate-Anschluß des Transistors Ty

Der Drain-Anschluß des Transistors 7"i ist mit den Source-Anschlüssen zweier paralle; zueinander liegender weiterer Transistoren, eines sechsten Transistors T_b

to und eines siebten Transistors Τη verbunden, deren Drain-Anschlüsse an der positiven Versorgungsspannung Vdd liegen. Das Gate von T_b liegt ebenfalls an der Versorgungsspannung Vdd, während das Gate von Tj an den Verbindungspunkt zwischen einem achten Transistör Ts und einem neunten Transistor T) angeschlossen ist, die einen Spannungsteiler bilden. Der Drain-Anschluß von 7s liegt an der Versorgungsspannung Vdd, der Source-Anschluß von Tg an der Vorspannung Vb-Die Transistoren 71 bis Tj bilden einen Inverter INV, dessen Lastglied LU aus % und 7} und dessen Steuerglied CUaus 71, T₂, T₃, T_A und T₅ besteht

— Die Wirkungsweise der erfindungsgemäßen Schaltungsanordnung ist folgende. Ändert sich der Zustand des an dem Eingang Q_a anliegenden Steuersignals nicht, so ist Qa = Qia und damit sperren die Transistoren Tz und 7i Der Zustand des Transistors 7s wird über T₅ bestimmt

— Ändert sich der Zustand des Steuersignals am jo Eingang Qa (r= ii), so sind bis zum nächsten Takt,

d. h. zwischen den Zeitpunkten t\ und f2, die Signale QiA = Qa- Damit sperrt der Transistor 7s in dem gesamten Zeitintervall von At = h-ti.

In Abhängigkeit davon, ob der Transistor Ts von dem gesperrten in den durchlässigen oder von dem durchlässigen in den gesperrten Zustand umgeschaltet werden soll, werden die Transistoren T_s bzw. 7"₄ durchlässig geschaltet. Dadurch können die Gate-Spannung Vas und damit der Ausgangswiderstand des Transistors 7s dem zeitlichen Verlauf der Signalfunktionen ff?; bzw. F(t) folgen.

Soll z. B. der sich in durchlässigem Zustand befindliche Schalter T_s sperren, so sind zu Beginn der Zustandsänderung Tt durchlässig, T₁ und T, aber gesperrt. Mit zunehmender Gate-Spannung von Ti fällt die Gate-Spannung Vc,-, und zwar entsprechend der in F i g. 3 dargestellten Kennlinie. Dabei wird der Transistor 7"s langsam gesperrt.

— Diese aus Fig. 3 ersichtliche Kennlinie, d.h. die Abhängigkeit der Gate-Spannung Vas von der Zeitfunktion F(t) ist für die Wirkungsweise der erfindungsgemäßen Schaltungsanordnung von großer Bedeutung. Sie bewirkt, daß die Gate-Spannung Vc; sich in der Nähe der Schaltschwelle von 7s (Vi(Ts)+ Vu) wesentlich langsamer ändert, als im Bereich der größeren Gate-Spannungen (V_o> V₁(Ts)+ Vb). Dies wirkt der starken Wider-

t>o Standsänderung des Transistors 7\ im Bereich der Schwellspannung entgegen (vgl. auch Gleichung 1).

Die aus F i g. 3 bzw. F i g. 4 ersichtliche Kennlinie wird .nit Hilfe der Schaltertransistoren 71, 7t, und Τη sowie b5 des Spannungsteilers 7», 7q realisiert. Für die Eigenschaften von Feldeffekt-Transistoren sind die geometrischen Abmessungen der Kanaloberfläche maßgebend und es kommt dabei insbesondere auf das Verhältnis

-j der Abmessungen an, wobei / die Länge und w die Breite der Kanaloberfläche darstellt. Dieses Verhältnis — muß bei dem Transistor Tb um Größenordnungen

kleiner sein als bei den Transistoren Tj und 71. In einem Ausführungsbeisipiel verhalten sich diese Verhältnisse zueinandei wie:

die Transistoren T_s und Tg wurden in einem Ausfiihrungsbeispiel folgende Werte gewählt:

-r)T_q= 1:5.

0") ⁷^=Ct

t) η - I :200: 100.

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Das Gate des Transistors Tj liegt an dem von dem Spannungsteiler Tg, Tg gelieferten Potential Vi, das etwas größer als die Schaltschwelle des Transistors Ts ist. Solange Va> Vi — ViJi), sperrt der Transistor Ti und die steile Strecke der Kennlinie wird von 71 und 7t, bestimmt. Fällt Vc unter die Schaltschwelle von Tj, wird T₇ durchlässig. Da der Transistor T₇ wesentlich niederohmiger als Tt, ist, wird die flache Strecke der Kennlinie von 71 und Tj bestimmt.

— Die Schallschwelle des Transistors 7s liegt mit Sicherheit immer in dem flachen Bereich der Kennlinie, und zwar unabhängig von den Schwell-Spannungstoleranzen der Transistoren und von der Source-Spannung Vb des Transistors Ts. Dies wird mittels des Spannungsteilers 7b, Tg erreicht, dessen einer Anschluß ja an derselben Vorspannung wie der Transistor Ts liegt. Die Schwellspannungstoleranzen sämtlicher Transistoren 71 bis Tg stimmen weitgehend miteinander überein; bei einer integrierten Schaltung ergibt sich dies von selbst. Für Der Schallschwellenbereich ist in F i g. 3 durch ein schraffiertes Rechteck angedeutet. Mit zunehmender Vorspannung Vb oder Schwellspannung V₁ nimmt auch die Teilerspannung Vi zu und infolgedessen verschiebt sich der Knickpunkt der Kennlinie nach oben. Dies ist in F i g. 3 durch die gestrichelte Kurve A angedeutet. Bei abnehmender Vjgoder V, verschiebt sich der Knickpunkt nach unten; vgl.gestrichelte Kurve Bm Fig.3.

Aus Fig.4 ist die Kennlinie für den umgekehrten Schaltvorgang ersichtlich, d. h. für den Übergang des Schalters 7s von dem gesperrten in den durchlässigen Zustand. Dargestellt ist die von der analogen Inverterschaltung^/ gelieferte angenäherte Komplementärfunktion F(t)zu der Signalfunktion F(t).

Aus Fig.2 sind der zeitliche Verlauf des an dem Steuereingang Qa anliegenden Steuersignals, des Taktimpulses Φ, der Signalfunktion F(t), des Ausgangssignals QiA des Flipflops FF und des Ausgangswiderstands des Transistors T_s ersichtlich. Aus der letzten Kurve ist zu erkennen, daß die Änderung des Ausgangswiderstands stetig erfolgt und in ihrem Verlauf durch die Signalfunklion F^bestimmtist.

Bei einer Versorgungsspannung von Voo von 24 V und einer Schwellspannung des Transistors 71 von Vj(T]) = 6 V ergibt sich eine Gate-Source-Spannung für den Transistor Ts von Vcs = 18 V für den durchlässigen Zustand des Transistors. Diese Spannung reicht aus, um den Transistor 7s zu verlässig durchzusteuern.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung mit einem als Schalter dienenden Transistor, insbesondere einem MOS-FET, der durch ein einem Steuereingang zugeführtes Steuersignal zwischen dem gesperrten und dem durchlässigen Zustand umgeschaltet wird, dadurch gekennzeichnet, daß sie mit einem zusätzlichen Eingang (FE) für die Eingabe einer den Verlauf der Widerstandsänderung des Schalters (T₅) bestimmenden zeitlich veränderlichen Signalfunktion (F(t)) versehen ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie mit einem durch das Steuersignal (Q_A) aktivierbaren Inverter (INV) versehen ist, dem sowohl die veränderliehe Signalfunktion als auch deren Komplementärfunktion (F(t)) zugeführt wird.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein den Steuereingang (Qa) aufweisendes D-Flipflop (FF) ausgangsseitig über mehrere UND-Gatter (A 1, Λ 2, Λ 3) mit dem Inverter (INV) verbunden ist, und daß an dem zweiten Eingang zweier dieser UND-Gatter (A 2. A 3) das komplementäre Steuersignal (Qa)anliegt.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Inverter (INV) ein Steuerglied (71, 72, 73, 74, T5) aufweist, in welchem die Gate-Anschlüsse eines ersten und eines zweiten Feldeffekt-Transistors (71 bzw. 72) die Eingänge für die zeitlich veränderliche Signalfunktion (F(t))bzw. für deren Komplementärfunktion (Fft^bilden.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Gate-Anschlüsse eines dritten, eines vierten und eines fünften Feldeffekt-Transistors (73, 74, 75) mit den Ausgängen der UND-Gatter (A \,A 2 bzw. A 3) verbunden sind.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Drain-Anschlüsse des ersten, zweiten und des fünften Feldeffekt-Transistors (71, 72, 75) mit dem Steueranschluß des als Schalter dienenden Transistors (TS) verbunden sind.

7. Schaltungsanordnung nach einem der Ansprüehe 2 bis 6, dadurch gekennzeichnet, daß der Inverter (INV) em zwei parallel zueinander liegende Feldeffekt-Transistoren (76, 77) enthaltendes Lastglied (LU) aufweist, und daß dieser sechste und siebte Feldeffekt-Transistor (76, 77) mit ihren Drain-Anschlüssen an einer positiven Versorgungsspannung (VDD) und mit ihren Source-Anschlüssen an dem Drain-Anschluß des ersten Feldeffekt-Transistors(71) liegen.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Gate-Anschluß des siebten Feldeffekt-Transistors (77) an den Verbindungspunkt (CP) zweier einen Spannungsteiler bildenden weiterer FeldeffeKt-Transistoren (78, 79) angeschlossen ist.

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