DE2836422C2

DE2836422C2 - Synchronisierverfahren und -anordnung

Info

Publication number: DE2836422C2
Application number: DE19782836422
Authority: DE
Inventors: Hans-Dieter Ing.(grad.) 7054 Korb Polatzek
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1978-08-19
Filing date: 1978-08-19
Publication date: 1986-01-02
Also published as: DE2836422A1

Description

Die Erfindung befaßt sich mit einem Synchronisierverfahren gemäß Oberbegriff des Patentanspruchs 1 sowie mit einer Schaltungsanordnung zur Durchführung des Verfahrens.

Derartige Synchronisierverfahren bzw. -anordnungen benutzen üblicherweise eine Phasen vergleichsschaltung, mit der die Phasendifferenz zwischen einem örtlich erzeugten Empfangsschrittakt und dem Datensignal ermittelt wird.

Durch die DE-PS 2301 315 ist eine Synchronisieranordnung zur Synchronisation eines örtlichen Signals mit einem Bezugssignal gleicher Frequenz bekanntgeworden. Diese Anordnung enthält eine Phasenvergleichsschaltung mit Phasenkomparator sowie eine Phascnkorrekturschaltung, die zwischen einem das örtliche Signal erzeugenden Oszillator und e^nem Frequenzteiler eingeschaltet ist

Eine andere Schaltungsanordnung zur phasenmäßigen Nachführung eines Empfangsschrittaktes an ein über eine Übertragungsstrecke übertragenes Signal ist durch die DE-PS 23 57 912 bekanntgeworden. Diese Anordnung enthält einen Frequenzteiler und einen Zähler, dessen Stand je nach vor- oder nacheilender Verzerrung erniedrigt bzw. erhöht wird, wobei mehrere Speicher und eine Logikschaltung zur Feststellung der Verzerrungsrichtung bzw. des Verzerrungsgrades benutzt werden.

Diese Synchronisieranordnungen sind sehr aufwendig.

Mit der DE-OS 26 33 327 ist ein Verfahren und eine Anordnung zur Synchronisierung von Datenendgeräten veröffentlicht worden, wobei zur Schrittsynchronisierung ein Phasenvergleich durchgeführt wird, dessen Ergebnis zur Phasensynchronisation einer Taktaufbereitungseinrichtung benutzt wird, und zur Rahmensynchronisierung die einem Rahmen entsprechenden Bits des Eingangssignals einem Bitmustervergleich unterzogen werden. Auch diese Anordnung ist verhältnismäßig aufwendig.

Aufgabe der Erfindung ist es deshalb, ein unaufwendiges Verfahren der eingangs genannten Art bzw. eine Schaltungsanordnung zur Durchführung dieses Verfahrens anzugeben, wobei eine fehlerfreie Synchronisation auch für ein stark phasenverzerrtes Datensignal ermöglicht wird und wobei insbesondere auch diejenigen Bitfehler, die durch Gleichzeitigkeit von Daten- und Takt-

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flanken hervorgerufen werden, vermieden werden. sowie parallel dazu an den Eingang eines OR-Verfcnüp-

Die Lösung erfoigt mit den in den Ansprüchen 1 und 3 fungsgliedes. Die beiden Verknüpfungsglieder sind je-

gekennzeichneten Merkmalen. wefls mit dem abgeleiteten Empfangsschrittakt 74 ver-

Das erfindungsgemäße Verfahren benötigt keine auf- bunden. Die Ausgänge der beiden Verknüpfungsglieder wendigen Schaltmittel, insbesondere kommt ein Aus- 5 sind mit den Eingängen eines nachgeschalteten NAND-fUhrungsbeispiel der erfindungsgemäßen Synchronisier- Verknüpfungsgliedes NAND 2 verbunden. Sein Ausanordnung mit wenigen einfachen Schaltgliedern aus. gangssignal Tv ist der Vorsynchronisationstakt für das Ein weiterer Vorteil ist, daß Phasenverzerningsgrade erste bistabile Kippglied Fl, an dessen Normaleingang von bis zu 50% -fehlerfrei verarbeitet werden können. das Empfangsdatensignal D 2 anliegt und das an seinem

Die Erfindung wird anhand der Figuren näher erläu- io Ausgang das vorsynchronisierte DatensignalD 2 vlie-

tert Die Fig. 1 zeigt ein Blockschaltbild eines erfin- fert In einem zweiten nachgeschalteten bistabilen Kipp-

dungsgemäßen Schaltungsanordnungsbeispiels. Die glied F2 wird dieses vorsynchronisierte Datensignal

Fig.2 stellt dieselbe Schaltungsanordnung im Detail D2vmit dem örtlich erzeugten Takt 73 getaktet

dar. Die Fig.3 bis 11 zeigen den Pegelverlauf an ver- In Fig.3 ist eine 0—1-Folge des Empfangsdatensi-

schiedenen exponierten Punkten der Schaltung nach i5 gnals D 2 über der Zeit t aufgetragen. Der aus dem

F i g. 2, aufgetragen über der Zeit, wobei jeweils die bei- Empfangssignal D 2 gewonnene Empfangsschrittakt

den Empfangsschrittakte 73 und 74 in der linken Half- ist in F i g. 4 dargestellt Die F i g. 5 zeigt den Verlauf

te der Figuren gleichphasig und in der rechten Hälfte eines in Frequenz und Phase hochkonstanten, örtlich

der Figuren gegenphasig angenommen wurden. Im erzeugten Taktes T3. In F i g. 6 ist das am Ausgang des

Blockschaltbild der Fi g. 1 werden der Empfangsschrit- 20 NOR-Verknüpfungsgliedes anstehende Signal Sph und

takt T4 (nach DiN 66 020 Blatt 1), der vom Datensignal in F i g. 7 das durch das »C-G!ied Jv \-, C1 geglättete

Ό2 abgeleitet und im Mittel mit ihm phasengleich ist Ausgangssignal Uph des Phasenkomparator PK aufge-

und der Empfangsschrittakt T3, der in der Datenend- tragen. Die Fig.8 zeigt das binäre Ausgangssignal St

einrichtung erzeugt wird, mit Hilfe eines eine Spannung des Spannungskomparators SK. In F i g. 9 schließlich ist

liefernden Phasenkomparator PK, verglichen. Ein 25 der durch das Signal Sr gesteuerte Vorsynchronisations-

nachgeschalteter Spannungskomparator SK erzeugt takt Tv, in Fig. 10 das vorsynchronisierte Datensignal

ein binäres Steuersignal St, das bei Phasendifferenzbe- D2v und in F i g. 11 das entzerrte Datenausgangssignal

H trägen von \Δφ < 90" | den binären Wert 0 und bei D 2a dargestellt Phasendifferenzbeträgen von 90° < \Δφ\ < ¹SO⁰ den Ii binären Wert 1 annimmt Bei einer Änderung des Pha- 30 Hierzu 3 Blatt Zeichnungen P sendifferenzbetrages von | Δφ \ + 90° auf | Δφ | - 90°

II behält das binäre Steuersignal St aufgrund des Hystere-P severhaltens des Spannungskomparators SK seinen bill nären Wert bei. der sich aufgrund des Phasendifferenz-

ff, betrages von | Δφ | Φ 90° ergibt Eine dem Spannungs-

H komparator SK nachgeschaltete Umschaltefogik USL

erzeugt an seinem Ausgang ein Signal Tv nach folgen-

|f der Regel:

ff Tv - 7 4 für St - 1 und

f'< Tv - Ti für St - 0.

V₁, Mit dem erzeugten Vorsynchronisationstaktsignal Tv

-_r] wird das empfangene Datensignal D2 in einem Kippy glied Fl vorsynchronisiert Das so vorsynchronisierte !/: Datensignal D 2ν wird anschließend in einem zweiten ;'; Kippgiied F2 mit dem in der Datenendeinrichtung er- ψ. zeugten (Empfangsschritt-)Takt T3 zum entzerrten ' '■ Ausgangsdatensignal D 2a synchronisiert Auf diese ; Weise wird gewährleistet, daß die Pegelwechsel des so }: vorsyncnronisierten Datensignals D2v und die Ober-' nahmeftanke des Empfangsschrittaktes Ti um minde-

stens 90° auseinanderliegen. Die F i g. 2 zeigt eine Reali- ; sierungsmöglichkeit einer Synchronisieranordnung nach dem Blockschaltbild der Fig. 1. Der Phasenkomparator PK wird durch ein NOR-Verknüpfungsglied, auf dessen beiden Eingänge die Empfangsschrittakte 73, 74 geschaltet sind, und durch ein nachgeschaltetes

RC-CWed Ri, CI, an dessen Ausgang die Spannung Uph entsteht, realisiert Der Spannungskomparator SK

besteht aus einem rückgekoppelten Differenzverstärker

Op. wobei die Phasenkomparatorausgangsspannung _: Uph auf den negativen Eingang geschaltet ist und die

Rückkopplung über einen Widerstand R 2 auf den posi-. tivcn Eingang, der mit einem eine positive Spannung

teilenden Spannungsteiler RZ, Λ4 verbunden ist, er-• folgt. Das binäre Ausg* Agssignale Si gelangt an den ^: Eingang eines NAND-Verknüpfungsgliedes NANDi

Claims

Patentansprüche:

1. Verfahren zur Synchronisation eines Ober eine Übertragungsstrecke übertragenen digitalen Daten- s signals (D 2, nach DIN 66 020 Blatt 1) mit einem bei der empfangenden Datenendeinrichtung, örtlich erzeugten Empfangsschrittakt (73, nach DIN 66 020 Blatt 1), wobei die Phase zwischen diesem Takt und dem Datensignal verglichen wird, dadurch ge- ίο kennzeichnet, daß der Phasenvergleich zwischen diesem örtlich erzeugten Takt (73) und einem vom Datensignal (D 2) abgeleiteten Empfangsschrittakt (T4) erfolgt,

daß das Datensignal (D 2) bei Phasenunterschieds- is betragen {\ΔφΤΧ 74FJ von kleber oder gleich 180° aber größer 90° durch den abgeleiteten Takt (74) und bei Phasenunterschiedsbeträgen (| Δφ 73, 741) von fcieiner 90° durch den invertierten, abgeleiteten Takt (T4") vorsynchföHisieri wird, and daß das Ergebnis (D 2V) aus dieser Vorsynchronisation durch den örtlich erzeugten Empfangsschrittakt (73) synchronisiert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei einer Änderung des Phasenunterschiedsbetrages (| Δφ 73,741) von ungleich 90° auf gleich 90° kein Vorsynchronisationswechsel erfolgt

3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Vergleichseinrichtung (PK. SK) vorgesehen ist, durch die der Phasenunterschied zwischen dem empfangsörclich erzeugten Empfangsschrittakt (73) und dam vom empfangenen Datensignal (D 2) abgeleiteten Empfangsschrittakt {74) festgestellt wird, daß durch eine nachgeschaltete Verknüpfungseinrichtung ^/5Lj bei unter ±90° liegenden Phasenunterschieden der abgeleitete invertierte Takt (74) und bei über ±90°, jedoch unter ± 180° liegende Phasenunterschieden der abgeleitete nicht invertier- <to te Takt (74) an eine nachfolgende Kippschaltung (Fl) weitergeleitet wird,

daß durch die Kippschaltung (Fl) in jeweils einer von zwei um 180° gegeneinander phasenverschobenen Kippfolgen (D 2v) gleicher Frequenz wie die Bitfolge des empfangenen Datensignals (D 2) die Umschaltung einer durch den örtlich erzeugten Takt (73) angesteuerten, nachgeschalteten weiteren Kippschaltung (F2) vorbereitet wird, die das entzerrte Datensignal als Ausgangssignal (D 2a) liefen.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Vergleichseinrichtung aus einem Phasenkomparator (PK), auf dessen beide Eingänge der abgeleitete (74) und der örtlich erzeugte Empfangsschrittakt (73) geschaltet sind, und aus einem nachgeschalteten hysteresebehafteten Spannungskomparator (SK) besteht

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Phasenkomparator (PK)ein zwei Eingänge aufweisendes invertierendes eo Odergatter (NOR) und ein nachgeschaltetes RC-Glied (R 1,Cl) enthält,

daß der Spannungskomparator (SK) aus einem einen negativen Eingang und einen positiven, an einen Spannungsteiler (R 3, R 4) angeschalteten Eingang aufweisenden Differenzverstärker (OP). dessen Ausgang Ober einen Widerstand (R 2) auf den positiven Eingang rückgekoppelt ist, besteht,

daß die Umschaltlogik (USL) aus einem ersten invertierenden Und-Glied (NANDi) und einem Oder-Glied (OR) deren beide Eingänge parallel geschaltet und deren Ausgänge je auf einen der beiden Eingänge eines zweiten invertierenden Und-Gliedes (NAND 2) geschaltet sind, besteht,
daß das erste Kippglied (Fl), dessen Normaleingang das Datensignal (D 2) zugeführt ist und dessin nicht invertierter Ausgang mit dem Normaleingang des zweiten Kippgliedes (F2) verbunden ist, einen Takteingang zur Steuerung durch 0—1-Ranken, der mit dem Ausgang des zweiten invertierenden Und-Gliedes (NAND 2) verbunden ist, aufweist und
daß das zweite Kippglied (F2), das einen Takteingang, an den der örtlich erzeugte Empfangsschrittakt (73) angelegt ist zur Steuerung durch 0—1-Flanken aufweist an seinem nicht invertierten Ausgang das Ausgangsdatensignal (D 2a) liefert.