DE2633327C2 - Anordnung zur Synchronisierung von Datenendgeräten - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Synchronisierung von Datenendgeräten nach dem Oberbegriff des Patentanspruchs 1.

Bei einer derartigen Anordnung, wie sie beispielsweise aus der US-PS 35 66 155 bekannt ist, besteht die Notwendigkeit, einen Abtasttakt in einem Datenempfänger mit dem Takt eines Senders zu synchronisieren. Die Synchronisation erfolgt über den Schrittakt des Empfangssignals. Dabei soll der Abtasttakt einerseits schnell auf ein neu eintreffendes Signal mit von vornherein nicht bekannter Phasenlage synchronisierbar sein, andererseits während Synchronisierpausen (Sendepausen, Signalschwund, etc.) phasenkonstant bleiben.

Bei der bekannten Anordnung wird dies erreicht durch zwei Zeitkonstanten eines Integrationsfilters, welches eine Regelspannung für einen spannungsgesteuerten Oszillator erzeugt. Der Oszillator liefert durch sein in Frequenz und Phase geregeltes Ausgangssignal den Abtasttakt. Der Oszillator ist zwangsläufig frequenzvariabel und neigt dadurch in Synchronisierpausen trotz der längeren Zeitkonstante des Integrationsfilters zu geringen Frequenzänderungen, die sich schnell

zu merkbaren Phasenfehlern aufsummieren.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Anordnung der im Oberbegriff des Patentanspruchs 1 genannten Art anzugeben, die in Synchronisierpausen eine bessere Phasenkonstanz des Abtasttaktes aufweist

Die erfindungsgemäße Lösung dieser Aufgabe ist durch die kennzeichnenden Merkmale des Patentanspruchs gegeben. Die Unteransprüche beinhalten vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.

Dabei wird der Hilfsoszillator vorzugsweise als Phasenregelschleife (phase-locked-Ioop) ausgebildet Die Taktaufbereitungseinrichtung des Datenendgerätes wird von einem Quarzoszillator gespeist Bei der Rahmensynchronisierung wird ein Schalter durch ein Ausgangssignal des Bitmustervergleichsgliedes geschlossen, wodurch die nachfolgenden eigentlichen Daten zur Redundanzprüfung oder Paritätsprüfung und zur weiteren Verwertung durchgeschaltet werden. Der als Phasenregelschleife ausgebildete Hilfsoszillator wird so ausgelegt, daß er wahlweise spätestens nach zwei bis fünf oder mehr Zeichenwechseln des Eingangssignals mit diesem synchronisiert ist. Das Phasenvcrgleichsglicd ist in der Weise einstellbar, daß bei der Synchronisierung I bis 40% Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal des Hilfsoszillators zulässig sind. Das Bitmustervergleichsglied wird so bemessen, daß bis zu Zeichenversetzungen von ± 40% zwischen den Zeichen des Eingangssignals und denjenigen des Bitmustergebers der Rahmenanfang erkannt und eine Rahmensynchronisicrung vorgenommen wird. Zum Ausgleich von Laufzeitänderungen im Übertragungsweg wird mittels des Hilfsoszillators, des Phascnvergleichsgliedes und der Taktaufbereitungseinrichtung auch während der Übertragung der Zeichen eine Schrittsynchronisierung durchgeführt-

Eine bevorzugte Anordnung zur Durchführung des erfindungsgemäßen Verfahrens ist dadurch gegeben, daß das Eingangssignal zum einen einem als Phasenregelschleife (phase-locked-Ioop) ausgebildeten Hilfsoszillator und einem ersten Eingang eines Phascnvergleichsgliedes sowie zum anderen einer Abtast- und Haltevorrichtung für die einzelnen Zeichen zuführbar ist, daß eine Taktaufbereitungseinrichiung, die von einem Quarzoszillator gespeist wird, mittels des Ausgangssignals des Phasenvergleichsgiiedes auf die Takifolge des Eingangssignals synchronisierbar ist, daß durch das Ausgangssignal der Taktaufbereitungscinrichtung die Abtast- und Haltevorrichtung sowie ein erstes und zweites Schieberegister forttaktbar sind, daß das von der Abtast- und Haltevorrichtung abgetastete Eingangssignal dem ersten Schieberegister direkt und dem zweiten Schieberegister über einen Schalter zuführbar ist, daß in das erste Schieberegister eingelaufene Rahmenbits zur Rahmensynchronisierung in einem Bitmustervergleichsglied mit einem vorgegebenen Bitmuster eines Bitmustergebers vergleichbar sind und daß nur bei Übereinstimmung durch ein Ausgangssignul dos Bitmustervergleichsgliedes der Schalter durchschallbar ist dergestalt, daß dann die eigentlichen Diitcn dem zweiten Schieberegister und nach Prüfung der Redundanz oder Parität in einem Redundanz- oder Pariliitsprüfteil einem Pufferspeicher zuführbar sind, an dessen Ausgang sie zur Verfugung stehen. Anstelle der Redundanzprüfung kann auch eine Paritätsprüfung oder ein anderes geeignetes Prüfverfahren verwendet werden.
Ein Ausführungsbeispiel der Erfindung ist in der

Zeichnung dai-gestellt und wird im folgenden näher erläutert.

Die von einem Modem 1 aufgenommenen frequenzumgetasteten Signale werden in ein Impuls-Serientelegramm umgesetzt und so einem Hilfsoszillator 2, einem ersten Eingang eines Phasenvergleichsgliedes 3 und — über ein Integrationsglied 4 — einer Zeichenabtast- und Haltevorrichtung 5 zugeführt Der Hilfsoszillator 2 — im einfachsten Fall ein Sinusgenerator — wird durch die Taktzeichen des Serientelegramms synchronisiert Die vom Hilfsoszillator abgegebene Rechteckspannung wird einem zweiten Eingang des Phasenvergleichsgliedes 3 zugeleitet, das die Synchronlage prüft und bei Phasengleichheit oder nur geringer Phasenablage an seinen beiden Eingängen ein Synchronisierungszeichen an eine Taktaufbereitungseinrichtung 6 abgibt, die von einem Quarzoszillator 7 gesteuert wird. Die Takt- bzw. Schrittsynchronisierung erfolgt durch Nullstellung der Taktaufbereitungseinrichtung 6. Durch die Synchronisierung der TaktaufbereitungseinrichtL'ng 6 ist sichergestellt, daß die von dieser gesteuerte Abtast- und Haltevorrichtung 5 sowie ein erstes und ein zweites Schieberegister 8 und 8' im Takt der empfangenen Signale weitergetaktet werden.

Die in der Abtast- und Halteschaltung 5 abgetasteten seriellen Impulstelegramme werden in das erste Schieberegister 8 eingegeben und zur Rahmensynchronisierung gleichzeitig in einem Bitmustervergleichsglied 9 mit einem vorgegebenen Bitmuster eines Bitmustergebers 10 verglichen. Bei Übereinstimmung ist die Rahmensynchronisierung hergestellt, wodurch dann ein Schalter 11 zum zweiten Schieberegister 8' für die Aufnahme der eigentlichen Daten durchgeschaltet wird. Die Daten werden nach Prüfung der Redundanz in einem Redundanzprüfteil 12 aus dem zweiten Schieberegister 8' in einen Pufferspeicher 13 übernommen, an dessen Ausgang sie zur Verfugung stehen.

Der Hilfsoszillator 2 wird zweckmäßigerweise als Phasenregelschleife (phase-locked-loop) ausgebildet. Derartige Schaltungen sind bereits nach wenigen Taktschritten mit dem Takt der Eingangssignale in Phase und verhallen sich dann ausreichend stabil. Die Phasenregclschleife mit vorgegebener zulässiger Phasendifferenz wird so ausgelegt, daß wahlweise zwei bis fünf oder mehr Signaiwechsei eine Synchronisierung herbeiführen, wobei eine Phasenabweichung von ± Ibis 40% der Zcichcndaucr wahlweise als zulässig einstellbar ist. Ersies Schieberegister 8, BitniuEtervergisichsglisd 9 und Bitmustergcber 10 werden dadurch so eingerichtet,daß der Rahmenanfang noch bis zu Zeichenversetzungen von ± 40% erkannt wird ur,d die Rahmenzeichen selbst zur Verringerung der Zeichenversetzung verwendbar sind. Die Prüfung auf richtigen Synchronisiereinsatz mittels des Phasenvergleichsgliedes 3 wird auch während der Übertragung eines Rahmens durchgeführt, wodurch Laufzeitänderungen im Übertragungsweg ausgeglichen werden.

Hierzu 1 Blatt Zeichnungen

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Claims (5)

Patentansprüche:

1. Anordnung zur Synchronisierung des Abtasttaktsignals einer Taktaufbereitungseinrichtung in einem Datenendgerät mit dem Takt eines abzutastenden Eingangssignals, mit einem in Frequenz und Phase auf das Eingangssignal einregelbaren Hilfsoszillator, dadurch gekennzeichnet, daß die Taktaufbereitungseinrichtung (6) von einem Quarzoszillator (7) gespeist wird, daß ein Phasenvergleichsglied (3) das Eingangssignal und das Hilfsoszillatorsignal auf Phasen-Obereinstimmung überwacht und bei festgestellter Obereinstimmung innerhalb eines vorgebbaren Toleranzbereichs ein Ausgangssignal an die Taktaufbereitungseinrichtung (6) abgibt, und daß dieses Ausgangssigna! die Taktaufberc'tungseinrichtung auf einen bestimmten AusgangszKsiand zurücksetzt

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Einregelung des Hilfsoszillators (2) auf das Eingangssignal eine Phasenregelschleife vorhanden ist

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Toleranzbereich zwischen 1% und 40% Phasendifferenz zwischen dem Eingangssignal und dem Hilfsoszillator vorgebbar ist

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß Schieberegister (8,8') vorgesehen sind, die die Abtastwerte des Eingangssignals aus einer dem Abtasttüfctsignal gesteuerten Abtast- und Haltevorrichtung (5} übernehmen, und daß das Abtasttaktsignal auch a_> Schiebetaktsignal an die Schieberegister (8,8') angelegt ist

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß ein Bitmusiervergleichsglied (9) den Inhalt eines der Schieberegister (8) mit einem vorgegebenen Bitmuster aus einem Bitmustergeber (10) vergleicht und bei Übereinstimmung Schaltmittel (11) zur Verbindung der Abtast- und Haltevorrichtung (5) mit einem weiteren Schieberegister (8') betätigt.