DE2825433A1 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung und verfahren zu deren herstellung

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Description

2 Β 2 b Λ 3
HALBLEITERVORRICHTUNG UND VERFAHREN ZU DEREN HERSTELLUNG
Beschreibung
Die Erfindung betrifft eine Metall-Isolator-Halbleiter-(MIS-)Halbleitervorrichtung einschließlich eines Feldeffekttransistors mit isoliertem Gate (IG-FET), bei dem der Ohmsche Kontakt mit dem Halbleitersubstrat auf der Oberfläche des Halbleiterchips (Halbleiterplättchens) vorgesehen ist, eine integrierte Halbleiterschaltung mit der erwähnten Halbleitervorrichtung sowie ein Verfahren zur Herstellung dieser Halbleitervorrichtung.
Der hier verwendete Ausdruck Halbleiterchip bezeichnet eine integrierte Halbleiterschaltung, die sich auf einer Halbleiterscheibe befindet.
Der hier verwendete Ausdruck Halbleiterscheibe bezeichnet ein Stück eines HaLbleitereinkristalls, auf dem die verschiedenen Elemente einer integrierten Halbleiterschaltung gebildet sind.
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Der hier verwendete Ausdruck Halbleitersubstrat bezeichnet ein Stück eines Halbleitereinkristalls.
Bei den meisten Halbleitervorrichtungen mit einem N-Kanal-Si-Gate-MIS-Feldeffekttransistor ist der Ohmsche Kontakt auf der Rückseite des Halbleitersubstrats gebildet, d. h. auf der Rückseite des Halbleiterchips. Da ein MIS-Transistor eine dicke Feldisolierschicht auf dem oberen Teil der Halbleiterscheibe aufweist, ist es erforderlich, ein Fenster in der dicken Isolierschicht zu bilden, um die herkömmliche Elektrodenstruktur für den Ohmschen Kontakt im MIS-Transistor zu benutzen. Die Erzeugung der Elektrode führt daher dazu, daß die Herstellung der Halbleiterscheibe beträchtlich kompliziert ist und setzt auch die Dichte der integrierten Halbleiterschaltung herab. Es war folglich schwierig, den Ohmschen Kontakt mit dem Kalbleitersubstrat auf der Oberseite des Halbleiterchips zu bilden.
Eine in Fig. 1 gezeigte integrierte Halbleiterschaltung mit einem MIS-Feldeffekttransistor (FET) umfaßt eine P-leitende Silicium-(Si-)Scheibe 10. Auf der Oberfläche der Si-Scheibe 10 sind N -Zonen 11 und 12 für Source und Drain des MIS-FET gebildet. Diese N -Zonen sind durch eine Feldisolierschicht 13, eine polykristalline Si-Gateschicht 14 und eine Gateisolierschicht 15 festgelegt. Um nämlich
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die N -Zonen zu erzeugen, wird ein N-Dotierstoff in das Substrat eingebracht, wobei die Si-Schicht 14 und die Isolierschichten 13 und 15 als Maske benutzt werden. Der N-Dotierstoff kann aus einer Phosphorsilikatglas-(PSG) Schicht 16 auf der Scheibe in das Substrat diffundiert werden, um die N -Zonen 11 und 12 zu erzeugen. In Elektrodenfenstern der PSG-Schicht 16 auf den N -Zonen 11 und 12 sind eine Sourceelektrode 17 und eine Drainelektrode 18, die gewöhnlich aus Aluminium-(Al-)Schichten aufgebaut sind, gebildet und stehen mit der Sourcezone 11 bzw. der Drainzone 12 in Ohmschem Kontakt.
In einer solchen integrierten MIS-Schaltung ist die Gegengate- (Backgate-) Vorspannmethode sehr wichtig zum Erhalt der gewünschten Eigenschaften des MIS-FET. Die Gegengatevorspannung bedeutet eine Sperrvorspannung der PN-Ubergänge zwischen der P-Zone des Substrats 1O und den N -Zonen von Source 11 und Drain 12, und sie wird erreicht durch Anlegen einer gegenüber der Sourcezone 11 negativen Spannung vorbestimmter Amplitude an die P-Zone des Substrats 10. Bei einem P-Kanal-MIS-FET besitzt die Polarität der Vorspannung natürlich eine Beziehung, die der erwähnten genau entgegengesetzt ist. Die Gegengatevorspannung schafft eine Erhöhung der Gateschwellenspannung (Vth) des MIS-FET und eine Verringerung der Kapazität des PN-Überganges zwischen dem P-Si-Substrat und den N -Zonen, wobei die Kapazität die Ar-
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beitsgeschwindigkeit der integrierten Schaltung beeinträchtigt.
Beim Stand der Technik ist eine Substratelektrode 19 zum Anlegen einer Gegengatevorspannung allgemein auf der rückwärtigen Oberfläche des Substrats 10 gebildet, da es schwierig ist, ein Kontaktfenster in der PSG-Schicht 16 und der dicken Feldisolierschicht 13 zu bilden und die Substratelektrode im Fenster zu erzeugen. Wenn die Substratelektrode auf der rückwärtigen Oberfläche des Substrats gebildet ist, bestehen Schwierigkeiten, den Gehäuseaufbau der integrierten Schaltung und den Verdrahtungsaufbau zwischen den Elektroden des Halbleiterchips und den äußeren Zuleitungen des Gehäuses zu schaffen.
Ferner ist es erwünscht, die Sourceelektrode 17 mit dem P-Si-Substrat 10 zu verbinden, wenn der Gegengatevorspanneffekt beim MIS-FET eliminiert werdem noil. Beim Stand der Technik ist es jedoch schwierig, die Verbindung zwischen der Sourceelektrode 17 und der Substrateiektrode 19 mittels einer einfachen Verdrahtung und Ge;häuse£;truktur zu erreichen.
Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleitervorrichtung zu schaffen, bei der ein Ohmscher Kontakt
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mit dem Halbleitersubstrat auf der oberen Oberfläche des Halbleiterchips vorgesehen ist.
Die Lösung dieser Aufgabe ist in den Hauptansprüchen gekennzeichnet und in den zugehörigen NebenanSprüchen vorteilhaft weitergebildet.
Mit der erfindungsgemäßen Lösung ist eine Halbleitervorrichtung verfügbar gemacht worden, bei der auf der oberen Oberfläche des Halbleiterchips ein Ohmscher Kontakt mit dem Halbleitersubstrat gebildet ist, wobei eine Verunreinigung des Halbleitersubstrats durch den erzeugten Ohmschen Kontakt verhindert wird. Es ist eine Halbleitervorrichtung verfügbar gemacht worden, die einen Ohmschen Kontakt sowohl mit dem Substrat als auch mit einer Zone, deren Leitfähigkeitstyp dem des Substrats entgegengesetzt ist, auf der oberen Oberfläche des Halbleiterchips aufweist. Außerdem ist eine Halbleitervorrichtung mit einer Vielzahl von Elektroden auf der oberen Oberfläche des Substrats verfügbar gemacht worden, wobei einige der Elektroden einen Ohmschen Kontakt mit dem Substrat und den darunter liegenden Zonen mit einem dem Leitfähigkeitstyp des Substrate entgegengesetzten Leitfähigkeitstyp aufweisen und von denen die anderen in Ohmschem Kontakt lediglich mit den unter ihnen liegenden Zonen mit einem zum Leitfähigkeitstyp des Substrats entgegengesetzten Leit-
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fähigkeitstyp stehen. Zudem ist eine MIS-Halbleitervorrichtung verfügbar gemacht worden, die eine Sourceelektrode aufweist, die in Ohmschem Kontak sowohl mit der Sourcezone als auch mit dem Halbleitersubstrat steht. Ferner ist eine integrierte Si-Gate-MIS-Schaltung verfügbar gemacht worden, die eine Elektrode aufweist, die mit dem Substrat in Ohmschera Kontakt steht,und zwar über eine unter ihr liegende Zone mit einem dem Leivfähigkeitstyp des Substrats entgegengesetzten Leitfähigkeitstyp auf der oberen Oberfläche des Substrats.
Terner ist mit der vorliegenden Erfindung die Musterbildung für den Ohmschen Kontakt vereinfacht worden. Weiterhin ist eine zuverlässige Verbindung zwischen dem Ohmschen Kontakt und den Drähten zur Verbindung des Ohmschen Kontaktes mit Teilen der Halbleitervorrichtung geschaffen worden.
Eine erfindungsgemäße Lösung besteht in einer Halbleitervorrichtung mit einem Halbleitersubstrat aines ersten Leitfähigkeitstyps; mit ersten und zweiten Zonen eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, die sich von einer Oberfläche des Substrats in das Substratinnere erstrecken/ mit einer die Substratoberfläche bedeckenden Isolierschicht; mit ersten und zweiten Elektrodenfenstern, die in der Isolierschicht gebildet sind und
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die ersten bzw. zweiten Zonen freilegen, dadurch gekennzeichnet, daß eine erste Elektrode eine Metallschicht aufweist, die leicht eine Legierung mit dem Halbleitersubstrat bildet, wobei die Elektrode auf dem ersten Elektrodenfenster gebildet ist und mit der ersten Zone durch das erste Elektrodenfenster hindurch in Berührung steht; daß eine zweite Elektrode eine obere Metallschicht, die leicht eine Legierung mit dem Halbleitersubstrat bildet, und eine untere Metallschicht zur Verhinderung einer solchen Legierungsbildung aufweist, wobei die Elektrode auf dem zweiten Elektrodenfenster gebildet ist und die zweite Zone durch das zweite Elektrodenfenster hindurch berührt; und daß die erste Zone mit dem Substrat kurzgeschlossen ist, aufgrund einer Legierungsbildung zwischen der Metallschicht und dem Substrat, wodurch die erste Elektrode mit dem Substrat ohmisch verbunden ist.
Die genannte Halbleitervorrichtung kann so aufgebaut sein, daß das Substrat aus einkristallinem P- oder N-Silicium besteht und die zweiten Zonen eine Source- oder Drainzone eines MIS-FET bilden. Die erste Zone kann eine Sourcezone des MIS-FET sein, wenn die Gegengatevorspannung beim MIS-FET eliminiert werden soll. Die untere Metallschicht der Elektrode besteht vorzugsweise aus Aluminium (Al), und die obere Metallschicht, die nachfolgend als Schicht zur Verhinderung einer Legierungsbildung bezeichnet wird, kann aus
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Silicium (Si)f Chrom (Cr), Molybdän (Mo), Wolfram (W) oder Titan (Ti) aufgebaut sein. Vorzugsweise wird jedoch eine Si-Schicht als Schicht zur Verhinderung einer Legierungsbildung unter der Al-Schicht verwendet, um mit der beschriebenen Halbleitervorrichtung einen N-Kanal-MIS-FET aufzubauen, wird ein P-Halbleitersubstrat verwendet, und deshalb besitzen die ersten und zweiten Zonen N-Leitfähigkeit. Diese N-Zonen sind gebildet, indem ein N-Dotierstoff von der Oberfläche des P-Substrats her eingebracht wird, und daher erstrecken sich die Zonen von der Substratoberfläche in das Innere des Substrats und bilden innerhalb des P-Substrats einen PN-Übergang.
Die beschriebene, erfindungsgemäß aufgebaute Halbleitervorrichtung wird nachfolgend als N-Kanal-MIS-Halbleitervorrichtung mit Gegengatevorspannung bezeichnet. Bei der Halbleitervorrichtung mit Gegengatevorspannung sind die N-leitenden Source- und Drainzonen auf ein gegenüber dem Potential des P-Substrats positives Potential vorgespannt. Die Gegengatevorspannung ist bekanntlich eine Methode, bei der eine Vorspannung negativen elektrischen Potentials an das P-Si-Substrat angelegt wird, während die N -Si-Schicht auf dem Si-Substrat geerdet ist. Aufgrund der Gegengatevorspannungsmethode ist die Kapazität des PN-übergangs zwischen dem P-Si-Substrat und der N-Si-Schicht, die zuvor erwähnt worden ist und als Drainzone des FET verwendet wird,
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vorteilhafterweise herabgesetzt, und zwar aufgrund einer dem PN-Übergang 2ugeführten Sperrspannung. Zudem wird mit einer Erhöhung der Gegengatevorspannung die Schwellenspannunv Vth des FET erhöht.
Bei der MIS-Halbleitervorrichtung mit der Gegengatevorspannung umfaßt die zweite Elektrode, die eine Source- oder eine Drainelektrode bildet, eine untere polykristalline Schicht, die eine Legierungsbildung zwischen der oberen Al-Schicht und dem Silicium des Si-Substrats verhindert. Die erste Elektrode, die als eine Gegengateelektrode benutzt werden kann, berührt direkt eine darunter liegende N-Zone, die bei einem Source- und Drainzonenherstellungsvorgang gebildet worden ist, und die Legierung zwischen Aluminium und Silicium durchdringt die N-Zone. Folglich wird der PN-Übergang zwischen der N-Zone und dem P-Substrat teilweise zerstört und wird die erste Elektrode mit dem Substrat kurzgeschlossen. Die obere Al-Schicht der zweiten Elektrode wird nicht mit dem Si-Substrat kurzgeschlossen, wenn die Al-Schicht der ersten Elektrode mit dem Si-Substrat kurzgeschlossen wird, aber man erhält einen ühmschen Kontakt zwischen der zweiten Elektrode und der darunter liegenden N-Zone aufgrund einer Legierungsbildung zwischen dem Aluminium und dem polykristallinen Silicium. Daher ist die zweite Elektrode vom Substrat durch den darunter liegenden
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PN-Übergang elektrisch isoliert. Gleichermaßen wird bei der MIS-Halbleitervorrichtung mit geerdetem Substrat der Kurzschluß zwischen dem Si-Substrat und der oberen Al-Schicht der Drainelektrode während der Kurzschlußbildung zwischen dem Si-Substrat und der Al-Schicht der Sourceelektrode verhindert. Da bei der zweiten oder Drainelektrode bei den beiden erwähnten Halbleitervorrichtungen die polykristalline Si-Schicht zwischen der oberen Al-Schicht und dem Si-Substrat vorhanden ist, diffundiert Aluminium in die polykristalline Si-Schicht, jedoch im wesentlichen nicht in das Si-Substrat, wenn auch die erste oder Sourceelektrode durch die Legierungsbildung zwischen Al-Schicht und Si-Substrat mit dem Substrat kurzgeschlossen ist. Durch die erfindungsgemäße Methode wird daher das Si-Substrat bei der zweiten Elektrode vorteilhafterweise gegen eine Verunreinigung mit Aluminium geschützt.
Da die Al-Schicht als obere Schicht der Elektroden in den Halbleitervorrichtungen mit der Gegengatevorspannung oder dem geerdeten Substrat vorhanden ist, werden zudem in der oberen Al-Schicht während des Ätzvorgangs zum Zweck einer Al-Mustergebung im wesentlichen keine Blasen gebildet, und somit ist es nicht schwierig, ein Al- Elektrodenmuster zu erzeugen. Ferner ist die obere Al-Schicht noch weich und hoch korrosionsbeständig, wenn auch Silicium der polykristalli-
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nen Si-Schicht während der Wärmebehandlung der Halbleiterscheibe in die obere Al-Schicht diffundiert ist. Es ist daher möglich, eine zuverlässige Bondung zwischen den Bonddrähten und den ersten Elektroden zu bilden und ein Kunststoffgehäuse zu verwenden, welches das Eindringen von Wasser nicht verhindern kann.
Der Bonddraht, der elektrisch mit der Gegengateelektrode oder der Erdungselektrode, d. h. der zweiten Elektrode der Halbleitervorrichtung/ verbunden ist, bildet einen elektrischen Anschluß an das Halbleitersubstrat, der über die Kontakte zwischen dem Bonddraht und der Al-Schicht der Elektroden aus dem Halbleiterchip herausführt. Es ist daher möglich, den Haloleiterchip auf solche Weise in das Gehäuse zu packen oder zu montieren, daß die Bonddrähte direkt lediglich die Bondflecken auf dem Halbleiterchip mit den Zuleitungsanschlüssen des Gehäuses verbinden. Im Gegensatz dazu sind bei herkömmlichen Vorrichtungen mit Gegengateelektrode oder mit geerdetem Substrat die Bonddrähte mit der Tragplatte verbunden, welche den Boden des Halbleitersubstrats trägt und eine elektrische Verbindung mit dem Substrat herstellt. Für die Vorrichtungen mit Gegengatevorspannung oder geerdetem Substrat ist es jedoch vorzuziehen, daß der zur Befestigung des Halbleiterchips dienende Teil des Gehäuses elektrisch vom Chip isoliert ist, wodurch die Notwendigkeit für die Verwendung teuren Metalls, wie Gold, als Material für die Befestigungsvorrichtung entfällt. Bei solchen Vorrich-
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tungen kann organischer Binder für die Befestigungsvorrichtung verwendet werden. Dieser organische Binder wird entweder auf den Boden des Halbleiterchips oder auf einen Teil des Gehäuses aufgetragen.
Nachfolgend ist ein Verfahren zur Herstellung einer erfindungsgemäßen Halbleitervorrichtung beschrieben.
Der erwähnte, bekannte Si-Gate-Prozeß steht für die Erzeugung einer erfindungsgemäßen MIS-Halbleitervorrichtung zur Verfügung. Um eine N-Kanal-MIS-Halbleitervorrichtung mittels Si-Gate-Prozeß herzustellen, wird N-Dotierstoff von der Oberfläche eines P-Substrats aus durch Fenster, die durch eine Feldisolierschicht und eine Gateelektrode aus polykristallinem Si festgelegt sind, in das Substrat eingebracht. Die N-Zonen für die Source- und Drainzonen, die von der Feldisolierschicht umgeben sind, werden an der Oberfläche des Substrats durch ein Dotierungsverfahren gebildet. Eine die Gateelektrode bedeckende Isolierschicht wird auf dem Substrat erzeugt, und dann werden in der Isolierschicht Elektrodenfenster gebildet, welche die Oberflächen der N-Zonen freilegen.
Erfindungsgemäß wird eine Schicht zur Verhinderung einer Legierungsbildung, die vorzugsweise aus polykristallinem Si besteht, auf dem Substrat erzeugt, um die Oberflächen der
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N-Zonen in den Elektrodenfenstern zu bedecken. Dann wird ein Teil der Schicht zur Verhinderung einer Legierungsbildung an der Oberfläche einer N-Zone entfernt. Eine auf der N-Zone gebildete Elektrode wird mit dem P-Substrat durch eine Legierungsbildung kurzgeschlossen. Ein Elektrodenmetall, das vorzugsweise aus Al besteht, wird anschließend auf dem Substrat niedergeschlagen und es werden auf fotolithografischem Wege Elektroden erzeugt. Folglich berührt wenigstens eine der die Elektrodenmetallschicht aufweisenden Elektroden direkt die Oberfläche der N-Zone, während die anderen die gegen eine Legierungsbildung schützende Schicht und die Elektrodenmetallschicht aufweisen. Dann wird das Substrat einer Wärmebehandlung in einem Temperaturbereich von 200 bis 550 0C unterzogen,und es wird eine Legierungsbildung zwischen der Elektrodenmetallschicht und dem Substrat erreicht.
Anschließend werden durch Zerschneiden der Halbleiterscheibe Halbleiterchips erhalten und wird ein Einkapselungsvorgang ausgeführt.
Wenn auch die vorausgehende Beschreibung anhand einer N-Kanal-MIS-Halbleitervorrichtung vorgenommen worden ist, kann die vorliegende Erfindung auch für eine P-Kanal-MIS-Halbleitervorrichtung angewendet werden, die einen P-Kanal-MIS-FET auf einem N-Halbleitersubstrat mit P-leitenden Source- und
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Drainzonen umfaßt.
Im folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert. In den dazugehörigen Zeichnungen
zeigen:
Fig. 2 eine schematische Querschnittsansicht
einer Halbleiterscheibe der Halbleitervorrichtung mit geerdetem Substrat;
Fig. 3 eine ähnliche Ansicht wie Fig. 1, welche
die Halbleiterscheibe der Halbleitervorrichtung mit Gegengatevorspannung zeigt;
Fig. 4 Planarbeziehungen zwischen einzelnen
Elementen eines in der Halbleiterscheibe hergestellten Inverters;
Fig. 5 ein Ersatzschaltbild eines erfindungs
gemäßen Halbleiterchips;
Fig. 6 einen in ein Gehäuse eingesetzten erfin
dungsgemäßen Halbleiterchip; und
Fig. 7 eine Ausführungsform einer erfindungsgemäßen
bis 9
Halbleiterscheibe in verschiedenen Herstellungsstadien .
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2 B 2 b A 3 3
Fig. 2 zeigt eine Halbleiterscheibe mit einem P-leitenden Si-Substrat 30, das eine Dotierstoffkonzentration im Bereich von 10 bis 10 /cm aufweist. In der Oberfläche des Si-Substrats 30 sind extrem flache, d. h.f geringe Tiefe
aufweisende, N -Zonen 35 und 36 gebildet, die eine Dotierig 213 Stoffkonzentration im Bereich von 5 χ 10 bis 5 χ 10 /cm aufweisen. Die Tiefe der N -Zonen liegt im Bereich von 0,1 bis etwa 1 μΐη. Eine SiO^-Schicht 33 mit einer Dicke im Bereich von 30 bis 150 nm ist auf dem Si-Substrat 30 angeordnet und wird als Gateisolierschicht 33 des MIS-FET benutzt. Eine polykristalline Si-Schicht 34 ist zwischen den N -Zonen 35 und 36 angeordnet, befindet sich auf der Gateisolierschicht 33 und wirktals Gateelektrode des MIS-FET. Eine die Feldisolierschicht bildende SiO--Schicht 3 2 läßt einen Teil der N -Zonen 35 und 36 frei. Eine Phosphorsilikatglas-(PSG-) Schicht 37 bedeckt die obere Oberfläche des Si-Substrats mit Ausnahme des Mittelteils der Oberfläche der N -Zonen 35 und 36.
Gemäß einem Merkmal der vorliegenden Erfindung ist eine nicht-dotierte oder dotierte polykristalline Si-Schicht 38 auf dem freiliegenden Teil der N -Zone 35 und der PSG-Schicht 37 niedergeschlagen. Wenn die polykristalline Si-Schicht 38 dotiert ist, sollte eine N-Dotierung, wie mittels Phosphor
21 3 oder Arsen, in einer Menge von etwa 10 pro cm des Siliciums vorhanden sein. Der Zweck der polykristallinen Si-Schicht 38
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besteht darin, die extrem flache N -Zone 35 gegen eine Zerstörung durch eine Legierungsbildung zwischen einer Al-Schicht 39 und dem Si-Substrat 30 während einer Wärmebehandlung der Scheibe zu schützen. Da die Aluminiumatome der Al-Schicht 39 nicht direkt in das Si-Substrat diffundieren können und da ferner die Diffusionsgeschwindigkeit der Aluminiumatome in die polykristalline Si-Schicht 38 herabgesetzt wird, wenn der Aluminiumgehalt im polykristallinen Silicium in die Nähe der Löslichkeitsgrenze von Aluminium in Silicium kommt, wird das Si-Substrat gegen eine Verunreinigung durch Aluminium geschützt. Siliciumatome in der polykristallinen Si-Schicht 38 diffundieren außerdem in die Al-Schicht 39 in einem der Löslichkeitsgrenze entsprechenden Ausmaß, und danach geht die Reaktion der Legierungsbildung nicht weiter. Vorzugsweise wird die Dicke der Al-Schicht 39 und der polykristallinen Si-Schicht so gewählt, daß der Siliciumanteil in der Al-Schicht 39 nach der Wärmebehandlung im Bereich von 0,5 bis 4 Gewichtsprozent liegt. Die Dicke der polykristallinen Si-Schicht sollte im Bereich von 10 bis 100 nm gewählt werden, vorzugsweise im Bereich von 20 bis 60 nm.
Al-Schichten 39 und 40 sind auf der polykristallinen Si-Schicht 38 bzw. dem freigelegten Teil der N -Si-Zone 36 niedergeschlagen. Obwohl polykristallines Si als Metall für die Schichten 38 und 41 zu bevorzugen ist, kann ein
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Metall aus der Gruppe, Chrom, Molybdän und Wolfram verwendet werden. Titan kann ebenfalls benutzt werden, obwohl Titan weniger zu bevorzugen ist als Chrom, Molybdän und Wolfram, da Titan nur schwer einen Ohmschen Kontakt mit P-Schichten bildet. Die Dicke der Metallschichten 39 und sollte im Bereich von 0,5 bis 1,5 μΐη liegen. Während der Erwärmung der Scheibe diffundieren Aluminiumatome der Al-Schicht 40 in das Si-Substrat 30, während Siliciumatome des Si-Substrats 30 in die Al-Schicht 40 diffundieren. Daher wird eine Silicium-Aluminium-Legierung erzeugt, die sich von der Substratoberfläche bis unter die N -Zone 36 erstreckt. Die N -Sourcezone 36 ist daher aufgrund der Wir kung der Legierungsbildung mit dem Substrat kurzgeschlossen, und die Elektrode 40 befindet sich in Ohirschem Kontakt mit dem Si-Substrat 30. Die Elektrode 39 ist durch die Schutzschicht 38 vor einem Kurzschluß geschützt und ist durch den darunterliegenden PN-Übergang zwischen der N -Zone 35 und dem Substrat elektrisch vom Substrat 30 isoliert. Während der genannten Wärmebehandlung wird die Elektrode 39
+
in Ohmschen Xontakt mit der N -Zone 35 gebracht.
In Fig. 3, in der mit Fig. 2 übereinstimmende Elemente mit der gleichen Bezugsziffer gekennzeichnet sind, besteht die Elektrode der als Drainzone dienenden N -Zone 37 aus einer
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oberen Al-Schicht 4 2 und einer unteren polykristallinen Si-Schicht 41 zur Verhinderung der oben erwähnten Legierungsbildung. Die Gegengateelektrode 40 besteht aus dem Metall, das ohmisch mit dem Substrat 30 verbunden wird.
Als Beispiel einer speziellen Schaltung wird nachfolgend anhand der Fig. 4 und 5 eine integrierte Schaltung mit einem Paar in Kaskadenschaltung befindlichen Inverterschaltungen beschrieben, die mit erfindungsgemäßen MIS-FET's aufgebaut ist. Die in Fig. 5 gezeigte Schaltung ist in einer in Fig. 4 gezeigten Planarbeziehung zwischen deren Elementen aufgebaut. Abschnitte S1 und S- zeigen die Bereiche, in denen Fenster der SiO2-Schicht 3 2 auf dem Si-Substrat gebildet sind. Der in Fig. 2 gezeigte MIS-FET wird als Transistor Tr1 verwendet, dessen Sourcezone durch ein Fenster W1, das in der PSG-Schicht 37 (Fig. 2) gebildet ist, über eine Leitung E.7OC, geerdet ist. Die Metalleitungsschicht E„oo der Sourceelektrode 40 (Fig. 2) verläuft auf der PSG-Schicht 37 (Fig. 2) der Halbleiterscheibe und steht über das Fenster W1 mit der Sourcezone in Verbindung. In Fig. 2 steht die Sourceelektrode 40 in Ohmscher Verbindung sowohl mit der Sourcezone 36 als auch mit dem P-Substrat 30. Bei dieser Halbleitervorrichtung mit dem geerdeten Substrat sind das der Sourcezone zugeführte Erd- oder Massepotential Voc und das dem Si-Substrat zugeführte elektrische Potential V„ri_ gleich, und daher kann die
oUÜ
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einzige Metalleitungsschicht E„co sowohl für das Erd-
Voo
potential als auch für das an das Si-Substrat angelegte elektrische Potential verwendet werden. Es ist somit möglich, die Anzahl der Verdrahtungsschichten oder Anschlußleitungen (in den Fig. 3 und 4 nicht gezeigt) zu verringern. Eine Metalleitungsschicht EVJN steht mit der polykristallinen Si-Schicht L1 der Gateelektrode in Verbindung, wobei die Schicht L1 durch das in der PSG-Schicht 37 gebildete Fenster W2 freigelegt ist. Ein Ende der polykristallinen Si-Schicht L9, die als Gateelektrode für einen Transistor Tr. im Fenster S9 dient, steht über das Fenster W7 in Berührung mit der Drainzone des Transistors Tr„.
Die Drainzone de^ Transistors Tr1 dient auch als Sourcezone des Transistors Tr„.
Jeder der Transistoren Tr und Tr3 ist ein MIS-FET des auf der linken Seite der Fig. 2 gezeigten Typs, und Source und Gate des Transistors Tr2 sind durch eine Si-Schicht L3 miteinander verbunden. Ein Ende dieser Schicht L3 ist mit der Sourcezone des Transistors Tr2 über ein Fenster Wg verbunden. Der Tranistor Tr3 besitzt einen Aufbau, der dem des Transistors Tr_ nahezu gleich ist. Der freigelegte Teil von dessen Sourcezone im Fenster W4, das in der PSG-Schicht gebildet ist, ist mit einer Metalleitungsschicht E verbunden, die als ein Ausgangsanschluß der Schaltung dient.
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Da polykristalline Si-Schichten zum Schutz von (in Fig. 4 nicht gezeigten) PN-Übergängen unter den Meta!leitungsschichten Evn_ und Evnm, angeordnet sind, sind diese Metalleitungsschichten EVDD und Evou_ vom P-Substrat durch den darunterliegenden PN-Übergang isoliert.
Die Fenster W_, Wß und Wg, durch welche die Enden der jeweiligen der polykristallinen SirSchichten L«, L^ und L4 in Berührung mit den Source- oder Drainzonen stehen, werden im Laufe des Herstellungsverfahrens für die Vorrichtung erzeugt, bleiben jedoch nicht in der fertigen integrierten Schaltung zurück. Diese Herstellungsmethode ist in der US-PS 3 699 646 beschrieben.
Der Tranistor Tr. besitzt ebenfalls den in Fig. 2 gezeigten Aufbau und der freigelegte Teil von dessen Sourcezone ist mit der Metalleitung E 7CC verbunden. Die Drainzone des
Vbb
Transistors Tr4 dient auch als Sourcezone des Transistors Tr3. Jede der Drainzonen der Transistoren Tr„ und Tr3 ist teilweise durch in der PSG-Schicht 37 freigelegte Fenster W5 bzw. W6 freigelegt und mit der einzigen Metalleitungsschicht E _ verbunden, die eine Spannung V zur Zuführung elektrischer Energie zur Drainzone liefert.
Bei der integrierten Schaltung mit der Gegengatevorspannung ist eine polykristalline Si-Schicht unter den Metallver-
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drahtungsschichten Evss, EVDD und Εγουτ in allen Fenstern W.., W3, W., W5 und W6 niedergeschlagen. Jedes dieser Fenster legt die darunterliegende Source- oder Drainzone frei, so daß jeder der Transistoren Tr1, Tr„, Tr, und Tr. mit einem in Fig. 3 gezeigten MIS-FET-Aufbau versehen ist, und ferner ist auf dem Substrat wenigstens eine Gegengateelektrode 40 gebildet, wie sie in Fig. 3 gezeigt ist. Der Gegengateelektrode wird ein vorbestimmtes Potential zugeführt, das gegenüber der Metallverdrahtungsschicht ET7.C negativ ist. Es wird
V oo
eine Gegengatevorspannung an die Gegengateelektrode angelegt, die bei jedem der Transistoren eine Schwellenspannung Vth erzeugt, die größer ist als bei der zuvor erwähnten integrierten Schaltung mit dem geerdeten Substrat.
In Fig. 5 ist der Transistor Tr1 ein als Treiber fungierender MIS-FET, und der Transistor Tr _ ist ein als Last fungierender MIS-FET. Der Sourceanschluß und der Gateanschluß des MIS-FET Tr„ sind miteinander verbunden und außerdem an den Drainanschluß des MIS-FET Tr1 angeschlossen. Außerdem ist der Verbindungspunkt P1 mit dem Gateanschluß des MIS-FET Tr. verbunden. Der Transistor Tr., ist ein MIS-FET, der 4 3
als Last des MIS-FET Tr. dient. Der Ausgangsanschluß für die Ausgangsspannung V geht vom Verbindungspunkt P„ aus.
Fig. 6 zeigt ein Gehäuse mit seitlich angeordneten Anschlußstiften und einen Halbleiterchip, der mit dem erfindungsge-
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mäßen Anschlußdraht 6 2 versehen ist. Das generell mit 50 gekennzeichnete Halbleitergehäuse umfaßt einen Gehäusekörper 51 aus Keramikmaterial und eine Abdeckung 52. Das Keramikmaterial ist üblicherweise Al„03 oder dergleichen. Die äußeren Anschlußleitungen 53 sind über Einglasungsstellen 54 mit dem Gehäusekörper 51 verbunden und bestehen beispielsweise aus Au- oder Ni-plattiertem Kovar.
Der Halbleiterchip 60 ist auf einer Tragplatte 55 des Gehäuses montiert. Da der Ohmsche Kontakt mit dem Halbleitersubstrat des Chips 60 nicht auf der Rückseite des Halbleiterchips 60 hergestellt wird, ist es vorteilhafterweise möglich, zwischen dem Halbleiterchip 60 und der Tragplatte keinen elektrischen Kontakt herzustellen. Folglich ist eine herkömmliche Goldleitung, die auf der Tragplatte für den genannten elektrischen Kontak erzeugt wird, nicht erforderlich, und der Aufbau des Gehäuses ist vereinfacht.
Der Anschlußdraht zur elektrischen Verbindung des Halbleitersubstrates mit einem der äußeren Anschlußstifte 53 wird direkt auf einem (nicht gezeigten) Anschlußfleck der auf der oberen Oberfläche des Halbleiterchips 60 gebildeten Metallverdrahtungsschicht E„cc angeschlossen, und er verbindet den Anschlußfleck (Fig. 4) mit der im Gehäusekörper 51 gebildeten inneren Anschlußleitung 56. Dieser Anschlußfleck und die innere Anschlußleitung 56 können somit verbunden wer-
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den, ohne die herkömmliche goldplattierte Schicht auf der Tragplatte 55 zu benutzen. Da der Anschlußdraht 56 herkömmlicherweise einen Endes mit der goldplattierten Schicht auf der Tragplatte 55 verbunden war, war das Anschluß- oder Bondverfahren beim herkömmlichen Gehäuse kompliziert und teuer. Da andererseits im erfindungsgemäßen Fall alle Zuleitungsanschlüsse auf der Oberseite des Chips auf demselben Niveau angeordnet sind, ist der Bondprozeß im erfindungsgemäßen Fall vereinfacht und kostensenkend.
Anschluß-oder Bonddrähte 61 verbinden elektrisch die anderen Elemente des Halbleiterchips mit den inneren Zuführungsleitungen 57 des Gehäusekörpers 51. Die inneren Zuführungsleitungen 57 sind in Nuten erzeugt, die sich auf einem Innenumfangsteil des Gehäusekörpers 51 befinden. Die inneren Zuführungsleitungen 57 und die Zuführungsleitungen 56 bestehen aus einer metallisierten Schicht und einer Au- oder Ni-plattierten Schicht, die auf der metallisierten Schicht aufgebracht ist. Die Zuführungsleitung 56 für den Draht 62 befindet sich auf einem niedrigeren Niveau als die innere Zuführungsleitung 57. Beide Zuführungsleitungen und 57 können jedoch auf demselben Niveau liegen.
Anstelle des erwähnten Keramikgehäuses ist für die erfindungsgemäße Halbleitervorrichtung auch ein bekanntes
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Kunststoffgehäuse verwendbar, bei dem der Halbleiterchip durch Eingießen in ein Kunststoffmaterial aus einem Silikonharz, einem Epoxyharz und dergleichen eingekapselt wird.
Ein Verfahren zur Herstellung einer erfindungsgemäßen Scheibe wird nun ausführlich anhand der Fig. 7 bis 9 beschrieben, die eine Ausführungsform einer Halbleiterscheibe zeigen, die bei einer Halbleitervorrichtung mit geerdetem Substrat verwendet wird. Die Fig. 7 bis 9 zeigen ein Beispiel für die Herstellung der Halbleiterscheibe, die einen N-Kanal-Sicilicumgate-MIS-FET umfaßt. Teile der Scheibe, die auch in Fig. 2 gezeigt sind, tragen in diesen Figuren die gleichen Bezugsziffern.
Zunächst wird ein herkömmlicher Siliciumgate-Prozeß ausgeführt, und eine Gateelektrode aus polykristallinem Silicium und N -Zonen für Source und Drain werden in einer P-leitenden Si-Scheibe erzeugt. Gemäß dem Siliciumgate-Prozeß werden die N -Zonen durch eine Feldisolierschicht 3 2 und die Gateelektroden 34 festgelegt. Dieser Siliciumgate-Prozeß kann in der gleichen Weise ausgeführt werden, wie sie in der zuvor genannten US-PS 3 699 646 beschrieben ist.
Eine PSG-Schicht 37 (Fig. 7), welche die Gateelektrode 34
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und die N -Zonen 35 und 36 für Source bzw. Drain bedeckt, wird auf der gesamten Oberfläche der Scheibe niedergeschlagen, und dann werden Elektrodenfenster 37A mittels einer herkömmlichen Methode in der PSG-Schicht 37 erzeugt. Die PSG-Schicht kann als Diffusionsquelle zur Erzeugung der N -Zonen für Source und Drain verwendet werden, indem aus dieser eine Phosphordiffusion durchgeführt wird, und sie kann mittels einer herkömmlichen Methode zur chemischen Dampfphasenabscheidung (CVD) niedergeschlagen werden. Die polykristalline Si-Schicht 38 wird auf der oberen Oberfläche der in Fig. 7 gezeigten Si-Scheibe erzeugt. Die polykristalline Si-Schicht 38 kann durch eine Methode des chemischen Dampfphasenniederschlags (CVD) unter Verwendung von SiH4-Gas und dergleichen niedergeschlagen werden, so daß das Silicium der Si-Schicht 38 während der Wärmebehandlung, die im Zusammenhang mit Fig. 9 erläutert ist, durch und durch mit dem Aluminium der Al-Schicht 39 vermischt wird. Es ist wichtig, daß die polykristalline Si-Schicht über ihren gesamten Niederschlagsbereich hinweg nahezu dieselbe Dicke aufweist, selbst über der N -Zone 35. Die polykristalline Si-Schicht 38 sollte in einer Dicke von 20 bis 60 nm niedergeschlagen werden. Die polykristalline Si-Schicht 38 wird selektiv entfernt und auf der N -Zone 35 und in deren Umgebung belassen.
Die Metallschicht für die ersten und zweiten Elektroden
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bzw. 40 wird auf der oberen Oberfläche der in Fig. 8 gezeigten Scheibe niedergeschlagen. Wenn Aluminium verwendet wird, wird dieses durch Aufdampfen oder Aufstäuben im Vakuum niedergeschlagen. Die Metallschicht wird mittels herkömmlicher Fotolithografie selektiv entfernt, um die Al-Schicht 39 der ersten Elektrode und die zweite Al-Elektrode 40 zu erzeugen. Die Al-Schicht 39 oder Elektrode 40 werden dann als Maske zur Entfernung des freigelegten, nicht benötigten Teils der polykristallinen Si-Schicht 38 verwendet. Dieses selektive Entfernen der Si-Schicht 38 wird vorzugsweise mit Hilfe einer Plasmaätzung durchgeführt.
Die Halbleiterscheibe gemäß Fig. 9 wird dann auf eine Temperatur im Bereich von 200 bis 550 0C,vorzugsweise 450 0C, erwärmt. Als Folge davon wird die zweite Al-Elektrode 40 durch die N -Zone 36 hindurch mit dem P-leitenden Si-Substrat 30 kurzgeschlossen, während die N -Zone 35 von der polykristallinen Si-Schicht 38 gegen ein Eindringen des Aluminiums in das Substrat 30 geschützt ist. Während der Wärmebehandlung der Si-Scheibe kann ein zuverlässiger, reproduzierbarer Ohmscher Kontakt zwischen der Al-Schicht 39 und der polykristallinen Schicht 38 gebildet werden.
Wenn auch das Verfahren zur Herstellung der Halbleitervorrichtung mit geerdetem Substrat in Verbindung mit den Fig. bis 9 beschrieben worden ist, ist es augenscheinlich, daß
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ein ähnliches Verfahren für eine Halbleitervorrichtung mit Gegengatevorspannung angewendet werden kann.
Eine Ausführungsform des Verfahrens zur Herstellung des Halbleiterchips ist im einzelnen anhand der Fig. 4 beschrieben. In Fig. 4 sind die Elektrodenfenster W1 bis W,
ι ο
in der PSG-Schicht mittels einer herkömmlichen fotolithografischen Methode gebildet. Die Metallverdrahtungsschich-
ten EVDD' EVIN' EVOUT Und EVSS' die dUrCh die Al-Schicht oder-40 gebildet sind, werden auf der PSG-Schicht erzeugt. Nachdem die Halbleiterscheibe mit den Metallverdrahtungsschichten versehen ist, wie es in Fig. 4 gezeigt ist, wird die Scheibe geritzt und in Halbleiterchips gebrochen. Da ein Al-Bonddraht mit der oberen Al-Schicht 39 verbunden ist, die eine geringe Menge Silicium enthält, das aus der darunter liegenden polykristallinen Si-Schicht eindiffundiert ist, ist die Bondung oder Verbindung zwischen dem Al-Bonddraht und der Al-Schicht 39 sehr zuverlässig.
Eine Ausführungsform für den Prozeß der Montage eines Halbleiterchips im Gehäuse wird nun im einzelnen anhand der Fig. 6 beschrieben. Der durch Ritzen und Brechen erhaltene Chip 60 wird auf der Tragplatte 55 des Gehäuses 50 befestigt. Der Chip 60 kann mit Hilfe eines herkömmlichen Metallblatts oder einer herkömmlichen Metallschicht befestigt werden, das
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bzw. die zwischen dem Halbleiterchip 60 und der Tragplatte 55 angeordnet ist und hierzwischen durch thermisches Befestigen oder Bonden befestigt wird. Es ist jedoch vorteilhaft, den Halbleiterchip 60 direkt mit Hilfe eines nicht-metallischen Binders auf der Tragplatte 55 zu befestigen.
Die Drähte 61 und 62 werden dann durch ein Ultraschallbondverfahren oder ein thermisches Bondverfahren zwischen den Zuleitungsanschlüssen des Halbleiterchips 60 und den inneren Anschlüssen 56 und 57 des Gehäuses befestigt. Da der Draht 62, der elektrisch mit der zweiten Elektrode verbunden ist, von einem Zuleitungsanschluß, d. h., einem Bondfleck, der auf der Oberseite des Halbleiterchips 60 gebildet ist, gezogen werden kann, ist es möglich, das Bondverfahren beträchtlich zu vereinfachen und somit die Herstellungskosten der Halbleitervorrichtung zu verringern. Man kann auch eine Gehäuseart für eine große Anzahl von Halbleiterchiptypen verwenden, obwohl bei der herkömmlichen Halbleitervorrichtung die Anzahl der in eine Gehäuseart montierbaren Halbleiterchiptypen begrenzt war, wenn eine Zuleitung mit dem Substrat verbunden werden mußte.
Obwohl in Fig. 6 ein Gehäuse mit Seitenanschlußstiften dargestellt ist, können andere Gehäusearten für den erfindungsgemäßen Zweck verwendet werden.
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Typische physikalische Eigenschaften der Halbleitervorrichtung und der Verfahrensbedingungen zu deren Herstellung sind folgende:
Die Dotierstoffkonzentration des P-leitenden Si-Substrats 30 beträgt 1 χ iO16/cm3.
Die Dicke der N -Zonen 35 bis 37 beträgt 0,3 bis 0,5 μπι.
Die Dotierstoffkonzentration der N -Zonen 35 bis 37 beträgt 5 χ 1020/cm3.
Die Dicke der polykristallinen Si-Schicht 34 ist 0,4 μπι.
Die Dicke der Feld-SiO^-Schicht 32 beträgt 1 μπι.
Die Dicke der polykristallinen Si-Schicht 38 ist 40 nm.
Die Dicke der Al-Schichten 39 und 40 ist 1 μπι.
Die Dicke der PSG-Schicht 37 ist 1 μπι.
Die CVD der polykristallinen Si-Schicht 38 wird ausgeführt, indem SiH4 auf eine Temperatur von 600 bis 800 0C erwärmt wird.
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Der Aluminiumniederschlag geschieht durch Vakkumbedampfung bei 1500 0C unter einem verringerten Druck von 1O~ Torr.
Die Wärmebehandlung wird eine halbe Stunde lang bei 450 0C ausgeführt.
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Claims (18)

BLUMBAGH -WESER · BERGEN KRAMER ZWIRNER . HIRSCH · BREHM PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Patentconsult Radeckestraße 43 8000 München 60 Telefon {089)883603/883604 Telex 05-512313 Telegramme Palentconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsult FUJITSU LIMITED 78/8739 TO15, Kamikodanaka, Nakahara-ku, Kawa sak i, Japan PATENTANSPRÜCHE
1. Halbleitervorrichtung mit
einem Halbleitersubstrat eines ersten Leitfähigkeitstyps;
einer ersten und einer zweiten Zone eines zum ersten Leitfähigkeitstyp entgegengesetzter Leitfähigkeitstyp, die sich von einer Oberfläche des Substrats in dessen Inneres erstrecken;
einer die Substratoberfläche bedeckenden Isolierschicht; und einem ersten und einem zweiten Elektrodenfenster, die in der Isolierschicht gebildet sind und die erste bzw. zweite Zone freilegen;
dadurch gekennzeichnet, daß
eine erste Elektrode eine Metallschicht (40) aufweist,
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München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-!ng. · H. P. Brehm Dipl.-Chem. Dr. phil. nal. Wlesbad&i.: P. G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing. Dr. jur. · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
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die mit dem Halbleitersubstrat (30) leicht eine Legierung bildet, wobei die Elektrode auf dem ersten Elektrodenfenster gebildet ist und die erste Zone {36) durch das erste Elektrodenfenster hindurch berührt; eine zweite Elektrode eine obere Metallschicht (39) und eine untere Metallschicht (38) zur Verhinderung einer Legierungsbildung zwischen der oberen Metallschicht (39) und dem Substrat (30) aufweist, wobei die Elektrode auf dem zweiten Elektrodenfenster gebildet ist und die zweite Zone (35) durch das zweite Elektrodenfenster hindurch berührt;
daß
und/die erste Zone (36) mit dem Substrat (30) aufgrund einer Legierungsbildung zwischen der Metallschicht (40) und dem Substcat (30) kurzgeschlossen ist, wodurch die erste Elektrode ohmisch mit dem Substrat (30) verbunden ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (30) aus Silicium besteht.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Isolierschicht (37) aus
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Phosphorsilikatglas besteht.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Metallschicht (38) zum Verhindern der Legierungsbildung aus Silicium, Chrom,
Molybdän, Wolfram und Titan ausgewählt ist.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die obere Metallschicht
(39) aus Aluminium besteht.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die obere Metallschicht
(39) eine Dicke von 0,5 bis 1,5 μΐη aufweist.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Schicht (38) zum Verhindern der Legierungsbildung aus Silicium besteht.
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Schicht (38) zum Verhin-
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-A-
dern einer Legierungsbildung eine Dicke im Bereich
von 10 bis 100 nm aufweist.
9. MIS-Halbleitervorrichtung, die einen Feldeffekttransistor umfaßt, mit
einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ;
Source- und Drainzonen des im Substrat gebildeten
Transistors, die je von einem Leitfähigkeitstyp sind, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; einer das Substrat bedeckenden Isolierschicht;
Source- und Drainelektrodenfenstern in der Isolierschicht, die je einen Teil der Source- bzw. Drainzone freilegen; einer im Sourceelektrodenfenster gebildeten Sourceelektrode und einer im Drainelektrodenfenster gebildeten Drainelektrode;
dadurch gekennzeichnet, daß die Sourceelektrode (40)
mit dem Substrat (30) kurzgeschlossen ist und daß die Drainelektrode (39) vom Substrat (30) durch einen PN-Übergang zwischen der Drainzone und dem Substrat isoliert ist.
10. MIS-Halbleitervorrichtung, die einen Feldeffekttransistor aufweist, mit
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einem Halbleitersubstrat eines ersten Leitfähigkeitstyps;
im Substrat gebildeten Source- und Drainzonen des Transistors, die je einen zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp besitzen; einer im Substrat gebildeten ersten Zone des zweiten Leitfähigkeitstyps;
einer das Substrat bedeckenden Isolierschicht; mehreren in der Isolierschicht gebildeten Fenstern, durch welche die Source-und die Drainzonen und die erste Zone freigelegt sind;
Source- und Drainelektroden, die je die Source- bzw. Drainzone durch eines der Fenster berühren und je vom Substrat durch einen PN-Übergang zwischen Source- bzw. Drainzone und Substrat isoliert sind, dadurch gekennzeichnet, daß auf einem anderen der Fenster eine Gegengateelektrode (40) gebildet ist, welche die erste Zone (36) berührt und mit dem Substrat (30) kurzgeschlossen ist.
11) Halbleitervorrichtung, die einen Feldeffekttransistor aufweist, mit
einem Halbleitersubstrat eines ersten Leitfähigkeitstyps; in dem Substrat gebildeten Source- und Drainzonen des
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Transistors, die je einen zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp aufweisen; einer zwischen der Source- und der Drainzone angeordneten Gateelektrode des Transistors;
einer das Substrat bedeckenden Isolierschicht; in der Isolierschicht gebildeten Source- und Drainelektrodenfenstern, die je einen Teil der Source- bzw. Drainzone freilegen;
dadurch gekennzeichnet, daß
eine Sourceelektrode eine auf dem Sourceelektrodenfenster gebildete Metallschicht (40) aufweist, die mit dem Substrat (30) durch einen Kurzschluß aufgrund einer Legierungsverbindung zwischen der Metallschicht (40) und dem Substrat (30) ohmisch verbunden ist;
daß
und/eine Drainelektrode eine auf dem Drainelektrodenfenster gebildete obere Metallschicht (39) und eine untere Metallschicht (38) zur Verhinderung einer Legierungsbildung der oberen Metallschicht (3) aufweist, wobei die Drainelektrode vom Substrat (30) durch einen PN-Übergang zwischen der Drainzone (35) und dem Substrat (30) isoliert ist.
12. Integrierte Halbleiterschaltung, die einen Feldeffekttransistor aufweist, mit
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einem Halbleitersubstrat eines ersten Leitfähigkeitstyps;
in dem Substrat gebildeten Source- und Drainzonen des Transistors, von denen jede einen gegenüber dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp aufweist;
einer das Substrat bedeckenden Isolierschicht; mehreren in der Isolierschicht gebildeten Elektrodenfenstern für die Source- und die Drainzonen und die ersten Zonen, wobei jedes der Elektrodenfenster einen Teil der Source- bzw. Drainzone und der ersten Zone freilegt;
dadurch gekennzeichnet, daß Source- und Drainelektroden vorgesehen sind, die je eine Schicht (38) zur Verhinderung einer Legierungsbildung und eine darauf erzeugte Metallschicht auf einem der Elektrodenfenster aufweisen und die vom Substrat (30) durch PN-Übergänge zwischen der Source- bzw. Drainzone (35, 37) und dem Substrat (30) isoliert sind;
und daß eine Gegengateelektrode (30) vorgesehen ist, die aus der auf einem anderen der Elektrodenfenster gebildeten Metallschicht besteht und mit den Substrat (90) durch einen Kurzschluß aufgrund einer Legierungsbildung zwischen der Metallschicht (40) und dem Substrat (30) ohmisch verbunden ist.
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13. Halbleitervorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Metallschicht (38) zur Verhinderung einer Legierungsbildung aus einem Metall besteht, das aus Silicium, Chrom, Molybdän, Wolfram und Titan ausgewählt ist.
14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13,
dadurch gekennzeichnet, daß die obere Metallschicht (39) aus Aluminium besteht.
15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14,
dadurch gekennzeichnet, daß die untere Metallschicht (38) zur Verhinderung einer Legierungsbildung aus Silicium besteht.
16. Halbleitervorrichtung nach einem der Ansprüche 11 bis 15,
dadurch gekennzeichnet, daß die obere Metallschicht (39, 4 2) eine Dicke im Bereich von 0,5 bis 1,5 um aufweist und daß die untere Metallschicht (38) zur Verhinderung der Legierungsbildung eine Dicke im Bereich von 10 bis 100 nm aufweist.
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17* Halbleitervorrichtung nach einem der Ansprüche bis 16, dadurch gekennzeichnet/ daß die Gateelektrode (34) aus polykristallinen! Silicium besteht.
18. Halbleitervorrichtung nach einem der Ansprüche bis 17, dadurch gekennzeichnet, daß eine Feldisolierschicht (32) vorgesehen ist, die eine Oberfläche des Substrats bedeckt und die Source- und Drainzonen umgibt.
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