DE1774201C - Monolithisch integrierte Speicher zelle - Google Patents

Description

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Die Erfindung betrifft eine monolithisch integrierte derartige Speicherzelle dadurch gelöst, daß jeder

Speicherzelle aus einer direkt kreuzgekoppelten, bi- Strompfad über eine so gesteuerte Torschaltung mit

stabilen TransistorkippschrJtung mit zwei zusatz- der zugeordneten Anzapfung verbunden ist, daß bei

liehen, jeweils an Anzapfungen der Lastwiderstände einer Leseoperation zusätzliche Leseströme in die

angeschlossenen und eine Torschaltung enthaltenden 5 Anzapfungen hineinfließen, während bei einer Schreib-

Strompfaden, über die die Schreib- und Leseopera- operation ein den einen Speichertransistor sperrender

tionen erfolgen. Strom in inverser Richtung herausfließt.

Derartige Speicherzellen sind in einer Vielzahl be- Ein insbesondere hinsichtlich des technologischen

kannt. Sie unterscheiden sich im wesentlichen durch Aufbaus vorteilhaftes Ausführungsbeispiel beUeht

die Art, wie die zu speichernde Information in die io darin, daß Strompfad und Torschaltung aus einem

Zelle eingeschrieben und wie sie ausgelesen werden Transistor bestehen, dessen Kollektor an die zuge-

kann. Dazu sind im wesentlichen zwei Methoden vor- . ordnete Bitleitung, dessen Emitter an die Anzapfung

geschlagen: Einmal können mit Hilfe eines Differenz- der Lastwiderstände und dessen Basis an ?ine Adres-

verstärkers durch das unterschiedliche Potential an sierleiturig angeschlossen ist.

den beiden Spekhertransistoren zwei unterschiedliche 15 Bei einer derartigen Speicherzelle erhält man ein Leseströme in den mit dem Differenzverstärker ver- hohes Lesesignal, insbesondere dann, wenn das Ausbundenen beiden Bitleitungen erhalten werden (deut- lesen der gespeicherten Information über einen Diffesche Patentschrift 1 910 777). Eine andere Möglich- renzverstärker erfolgt, der auf die unterschiedlichen keit bieten zwei zu einer bistabilen Kippschaltung ver- Ströme in den beiJen Strompfaden anspricht,
bundene Multiemittertransistoren, bei denen zum 20 Beim technologischen Aufbau der Speicherzelle Auslesen der Ruhestrom über e^:nen Emitter unter- erhält man eine wesentliche Platzeinsparung dadurch, brochen wird und ein Lesestrom über den anderen daß die beiden Speichertransistoren invers betrieben Emitter zum Auslesen der Information dient (deut- werden. Weiterhin erhält man eine wesentliche Platzierte Patentschrift J. 524 873). einsparung dadurch, daß die hochohmigen Teile der Bei der Ausführung derartiger Speicherzellen in 15 die Lastwiderstände bildenden Kollektorwiderstände monolithischer Technik besteht vor allem die For- als Pinch-(vergrabene) Widerstände ausgeführt sind derung nach geringer Ruheleis: Jng und kleinstem und daß die Lastwiderstände in die Isolierwannen der Platzbedarf. Der wesentlichrte Nachteil der genannten beiden die Torschaltung bildenden Transistoren einSpeicherzellen ist, daß in jedem FJl ein, wenn auch gebaut sind.

kleiner Lesestrom aus der Zelle herausgezogen wird. 30 Eine vorteilhafte Weiterbildung der Erfindung be-So ist insbesondere eine Speicherzelle mit zwei direkt steht für eine Verwendung der Speicherzelle in einem kreuzgekoppelten Transistoren bekannt, bei der die wortorganisierten Matrixspeicher darin, daß alle invers Lese- und Schreiboperation über zusätzliche, mit betriebenen Speichertransistoren von Speicherzellen ihrer Kollektor-Emitter-Strecke jeweils an eine An- gleicher Stelle in verschiedenen Worten in einer gezapfung der Lastwiderstände der Speichertransistoren 35 meinsamen Isolierwanne ausgeführt sind. Schließlich angeschlossene Transistoren erfolgt, deren Basis je- besteht ein Ausführungsbeispiel darin, daß alle Speiweiis mit der Basis des zugeordneten Speichertran- cherzellv gleicher Stelle in verschiedenen Worten in tistors verbunden ist. Die Wirkungsweise dieser zu- drei parallelen Isolierwannen ausgeführt sind und daß sätzlichen Transistoren besteht darin, daß währ:nd zur Vermeidung von Leitungskreuzungen als zusätzeiner Leseoperalion über den dem leitenden Speicher- 40 liehe Strompfade (Bit-Leitungen) die Subkollektortransistor zugeordneten zusätzlichen Transistor ein Underpass-Widerstände der Tortransistoren verwen-Lesestrom gezogen wird, so daß dieser Speichertran- det sind.

iistor gesperrt wird. Erst am Ende der Leseoperation Weitere Vorteile der Erfindung erpeben sich aus der wird dieser Speichertransistor wieder leitend, so daß nachfolgenden Beschreibung, die an Hand eines Ausdie eingeschriebene information erhalten bleibt. Auf 45 führungsbeispiels mit Hilfe der Zeichnung die ErGrund dieser Wirkungsweise weist diese bekannte findung näher erläutert.
Speicherzelle wesentliche Nachteile auf. Durch das Es zeigt:

Umschalten des jeweils leitenden Speichertransistors F i g. 1 die elektrische Schaltung einer Speicherzelle

Vom leitenden in den gesperrten und wiederum in den gemäß einem Ausführungsbeispiel der Erfindung,

leitenden Zustand während einer Leseoperation wird 50 F i g. 2 einen Ausschnitt aus einem monolithischen

die Arbeitsgeschwindigkeit der Speicherzelle verrin- Matrixspeicher, aufgebaut aus Speicherzellen gemäß

gert. Dies gilt auch, wenn der Speichertransistor beim der Erfindung,

Lesevorgang nicht völlig gesperrt wird. Außerdem F i g. 3 ein Querschnitt durch einen Teil des Halbweist die Speicherzelle eine relativ geringe Stabilität leiteraufbaus in F i g. 2.

auf, da durch das Herabsetzen des Stromes des leiten- 53 Ein Ausführungsbeispiel der Erfindung ist in den Speichertransistors während einer Leseoperation F i g. 1 gezeigt. Zwei Transistoren T₁ und T, sind die Potentialdifferenz zwischen beiden Speichertran- direkt kreuzgekoppelt und bilden mit den beiden sistoren herabgesetzt wird. Das bedeutet gleichzeitig, Kollektorwiderstärtden Reu+ Rcm, Ren + Ren und daß auch nur ein relativ niedriges Lesespannungs- den geerdeten Emittern ein Flip-Flop. Beide Kollektorsignal erhalten wird. 60 zweige werden beim Anschluß K₁ mit Spannung ver-Es ist die der Erfindung zugrunde liegende Aufgabe, sorgt, Ein Bit-Leitungspaar B₀, B₁ kann durch die eine Schaltung einer monolithisch integrierten Spei- beiden Tortransistoren T₃, T₄ bei Anlegen einer gecherzelle anzugeben, die gegenüber den bekannten eigneten Basisspannung (Adresse) mit dem Flip-Flop Speicherzellen trotz erhöhter Arbeitsgeschwindigkeit, leitend verbunden werden. Im Ruhezustand sind die geringerer Ruheleistung und kleinerem Platzbedarf 65 beiden Transistoren T₃, T₄ gesperrt, und der Zellencicf wesentlich höhere Stabilität aufweist und deren strom, der über die Spannungsversorgungsklemme V₁ technologischer Aufbau einfach ist. eingespeist wird, wird durch einen großen Gesamt-Gemäß der Erfindung wird diese Aufgabe für eine widerstand Rc_n + Äc» bzw. Rcn + Rcu klein ge*

halten, um eine kleine Verlustleistung im Ruhezustand zu bewirken.

Durch einen positiven Impuls am Anschluß A (Adressierung) werden die beiden Tortransistoren T₃ und T_x leitend. Da von den beiden Flip-Flop-Transistoren T₁, T₁ nur einer leitend ist und sich damit die beiden Kollektoremitterspannungen voneinander unterscheiden, unterscheiden sich auch die Kollektorströme in den Bi'.leitungen S₀, B₁, die in den Flip-Flop hineinfließen. Mit Hilfe eines Differenzverstärkers kann man feststellen, welcher der beiden inneren Transistoren T₁, T₂ leitend ist (entsprechend einer binären »0« bzw. einer »le).

Zum Schreiben einer Information in die gezeigte Speicherzelle wird das Potential der entsprechenden Bitleitung (S₀ bei einer binären »0«, B₁ bei einer binären »1«) so weit abgesenkt, daß de Tortransistor T₃ bzw. T_x in inverser Richtung einen Strom zieht und damit den entsprechenden Flip-Flop-Transistor T₁ bzw. T₁ sperrt. Von großem Vorteil ist, daß mit Hilfe des Widerstandsverhältnisses Rc₁₁ : Reu =- Rt.n: Rc₁₂ das Verhältnis von Ruhestrom zu Lesestrom in weiten Grenzen variiert werden kann. Ein weiterer Vorteil gegenüber vorgeschlagenen Speicherzellen ist die geringe Empfindlichkeit gegenüber Toleranzschwankungen.

In F i g. 2 ist ein Ausschnitt aus einer Speichermatrix gezeigt, die in monolithischer Technik aus Speicherzellen gemäß der Schaltung in F i g. 1 aufgebaut ist. Die einzelnen Elemente sind mit entsprechenden Bezugszeichen versehen. Es handelt sich um einen wortorganisierten Matrixspeicher, dessen erstes Wort mit 1 bezeichnet ist. Die Speicherzellen für V.'ort 2 und Wort 3 sind in Fig. 2 nur angedeutet. Die einzelnen Worte sind lediglich zur Kennzeichnung durch gestrichelte Linien gegeneinander abgegrenzt. Die erforderlichen internen, die einzelnen Schaltelemente entsprechend Fig. 1 verbindenden Leiterbahnen sind für das erste Wort durch ausgezogene und füi das zweite und dritte Wort durch gepunktete Linien dargestellt. In drei voneinander isolierten Bereichen sind die einzelnen Elemente einer Speicherzelle dargestellt. Die beiden Flip-Flop-Traniistoren T₁, T₂ können in einer gemeinsamen Isolationsinsei untergebracht werden, da man sie invers betreibt. Dadurch kommen die gemeinsamen Emitter in der η-Epitaxieschicht zu liegen, und die getrennten Kollektoren werden als η'■-Diffusionen innerhalb der Basis-Schichten ausgeführt. Durch Leiterbahnen sind sie untereinander kreuzgekoppelt, d. h., der Kollektorinschluß des einen Transistors ist mit dem Basisan-•chluß des anderen Transistors verbunden. Die KoI-lektnrwiderstände sind für jeden Transistor in einer Isolationswanne untergebracht. Dabei sind die beiden niederohmigen Widerstände Rc_it und Rc_n als Bahnwiderstände von Basisdiffusionen, die hochohmigen Widerstände Ac_n und Rct\ aber als Pinch-Widerstände einer anschließenden Basisdiffusion dargestellt.

In Fig. 3, in der ein Schnitt entlang der strichpunktierten Linie XX durch einen Teil des Halbleiteraufbaus der F i g. 2 gezeigt wird, ist zu sehen, daß der höchohmige Pinch-Widerstand (Dumbbell-Widerstand, vergrabener Widerstand) Rc_n dadurch entsteht, daß die Dicke der p-Basis-Diffusion durch eine nachfolgende n⁺-£mitter-Diffusion beträchtlich verringert wird. Dadurch wird der Widerstand in dieser Halbleiterdiffusion aber beträchtlich erhöht. Die Potentialverhältnisse der in F i g. 1 gezeigten Schaltung sind nun so günstig, daß jeweils die mit den Kollcktorwiderständen verbundenen Tortransistoren 7"·,, T_x in derselben Isolationswanne eingebaut werden können. In besonders vorteilhafter Weise kann nun die zum nächsten Wort 2 gehörige angrenzende Speicherzelle ohne Abgrenzung durch Isolationsschichten in denselben Isolationswannen ausgeführt werden.

Alle Speicherzellen der gleichen Stelle in verschiedenen Worten sind also in drei parallelen Isolations-ίο wannen ausgeführt. Die Wortleitungen W₁, IK₂, das sind diejenigen Leitungen, die die Basisanschlüsse der Tortransistoren mit den Adressierimpulsen versorgen, kreuzen als metallische Leitungsbahnen die dazu senkrecht verlaufenden Isolationswannen. Zur Vermeidung von Leitungskreuzungen <W Bit- und Wortleitungen ist nun vorgesehen, daß die Bitleitungen, d. h. hier die Bitleitungspaare S₀, B, nicht als metallische Leitungsbahnen auf der Oberfläche des Monolithen ausgeführt sind, sondern in den Subkollektoren innerhalb des Monolithen verlaufen. Die Subkollektoren (vgl. Fig.3) sind als hochdotierte Zone zwischen η-Epitaxie und ρ''-Substrat eine sehr niederohmige Verbindungsscliicht, die sperrfrei mit den Kollektoren innerhalb der η-Epitaxie verbunden ist. Diese Subkollektor-

a5 schicht wird bei der vorliegenden Verwendung auch als Underpass-Widerstand bezeichnet. Als letzte Leitung ist noch eine Leitungsbahn V₁ vorgesehen, die zur Spannungsversorgung der einzelnen Zellen dient.

In F i g. 3 ist der vertikale Aufbau des Monolithen dargestellt. Auf einem p^r-Substrat ist eine n-Epitaxieschicht aufgebracht, zwischen der teilweise ein η ^Subkollektor zu liegen kommt. Die η-Epitaxieschicht ist durch ρ'-Isolationen, die von der Oberfläche bis zum Substrat hinabreichen, in einzelne Isolationswannen unterteilt. InnerKalb einer dieser Isolationsinseln ist der Transistor T₁ mit seiner p-Easis und seinem n⁺- Emitter E_x gezeigt. Der Emitter E_x ist durch ein Oxydfenster der SiO₂-Schicht über eine Metallisierung mit einer Widerstandsschicht innerhalb einer p-Diffusion verbunden. In der dicken p-Schicht ist der niederohmige Kollektorwiderstand Rc₂₂ dargestellt, in der durch eine zusätzliche n'-Diffusion in ihrer Dicke eingeschränkten p-Schicht der Pinch-Widerstand Rc₂₁.

Der Kollektoranschluß des Transistors T_x ist nicht nach außen geführt, sondern über den Subkollektor sperrfrei mit der Bitleitung B₁ verbunden.

Es könnte vermutet werden, daß durch den inversen Betrieb der Flip-Flop-Transistoren 7',, T₂ deren Stromverstärkung für ein einwandfreies Arbeiten nicht ausreicht. Es genügt aber für die angegebene Schaltung, daß die "tromverstärkung der inversen Transistoren lediglich größer als 1,0 sein muß, um eine ausreichende Stabilität der Zelle zu gewährleisten. Dies läßt sich aber ohne Schwierigkeiten erreichen.

Der Vorteil der Speicherzelle nach der Erfindung ist also eine beträchtliche Platzersparnis durch die Maßnahme, daß man zahlreiche Speicherzellen innerhalb einer Matrix in nur insgesamt drei tsolierwannen unterbringen kann. Zum anderen besitzt sie nur eine geringe Empfindlichkeit gegen Toleranzschwanklingen. Durch das Widerslandsverhältnis der Kollektorwiderstandsteile läßt sich in weiten Grenzen das Verhältnis von Lese- zu Ruhestrom einstellen. Dadurch, daß

6j beim Auslesen der Information der Lesestrom in die Zelle !lineinfließt, wird eine besondere Stabilität der Zelle bewirkt. Das Problem der Leitungskreuztingen von Bit· und Wortleitungen ist bei der Anordnung nach

Erfindung automatisch gelöst durch Verlegung der eitungen in die Subkollektoren.

Claims (8)

Patentansprüche:

1. Monolithisch integrierte Speicherzelle aus einer direkt kreuzgekoppelten, bistabilen Transistorkippschaltung mit zwei zusätzlichen, jeweils an Anzapfungen der Lastwiderstände angeschlossenen und eine Torschaltung enthaltenden Strompfaden, über die die Schreib- und I eseoperalionen erfolgen, dadurch gekennzeichnet, daß jeder Strompfad über eine so gesteuerte Torschaltung mit der zugeordneten Anzapfung verbunden ist, daß bei einer Leseoperation zusätzliche Leseströme in die Anzapfungen hineinfließen, während bei einer Schreiboperation ein den einen Speichertransistor sperrender Strom in inverser Richtung herausfließt.

2. Monolithisch integrierte Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß Strom- ao pfad und Torschaltung aus einem Transistor bestehen, dessen Kollektor an die zugeordnete Bitleitung, dessen Emitter an die Anzapfung der Lastwiderstände und dessen Basis an eine Adressierleitung angeschlossen ist.

3. Monolithisch integrierte Speicherzelle nach Anspruch 1 und 2, dadurch gekennzeichnet, daß beim Auslesen die gespeicherte Information durch einen Differenzverstärker abgefragt wird, der auf die unterschiedlichen Ströme in den beiden zugeschalteten Strompfaden anspricht.

4. Monolithisch integrierte Speicherzelle nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die beiden Speichertransistoren invers betrieben sind.

5. Monolithisch integrierte Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß bei Verwendung in einem wortorganisierten Matrixspeicher alle invers betriebenen Speicher-Tran-' sistoren von Speicherzellen gleicher Stelle in verschiedenen Worten in einer gemeinsamen Isolierwanne ausgeführt sind.

6. Monolithisch integrierte Speicherzelle nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß die hochohmigen Teile der Lastwiderstände als Pinch-(vergrabene) Widerstände ausgeführt sind.

7. Monolithisch integrierte Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die Lastwiderstände in die Isolierwannen der beiden Tortransistoren eingebaut sind.

8. Monolithisch integrierte Speicherzelle nach Anspruch S bis 7, dadurch gekennzeichnet, daß bei Verwendung in einem wortorganisierten Matrixspeicher alle Speicherzellen gleicher Stelle in verschiedenen Worten in drei parallelen Isolierwannen ausgeführt sind und daß zur Vermeidung von Leitungskreuzungen als zusätzliche Strompfade (Bit-Leitungen) die Subkollektor-Underpass-Widerstände der Tortransistoren verwendet sind.

Hierzu 1 Blatt Zeichnungen