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Speicheranordnung
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Die Erfindung bezieht sich auf Halbleiterspeicheranordnungen, und
insbesondere auf einen Leseverstärker für einen N-Kanal-MOS-Speicher mit Speicherzellen,
in denen ein Transistor verwendet wird.
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Bei der Herstellung digitaler Anordnungen, insbesondere Kleinrechner,
werden in großem Umfang MOS-Direktzugriffspeicher (RAM) verwendet.D# Fähigkeiten
und die Kostenvorteile solcher Speicheranordnungen haben in den letzten Jahren ständig
zugenommen. Die Kosten pro Speicherbit nehmen bei MOS-Direktzugriffspeichern in
der gleichen Weise ab, wie die Anzahl der Bits oder Speicherzellen pro Baueinheit
zunimmt. In der Industrie sind immer größere Direktzugriffspeicher Standardbaueinheiten
geworden, beispielsweise 256 Bit-Speicher, 512 Bit-Speicher, 1024 Bit-,peicher und
jetzt 4096 Bitspeicher. Ein Direktz#;riffspc-icher mit 4096 Bits ist beispielsweise
in der US-PS 3 940 747 beschrieben. Derzeit wird von den tlerstellern von Halbleiterbauelementen
versucht, Direktzugriffspeicher mit 16 584 Bits, sogenannte 16K-RAM's herzustel
len; d.lZU sei auf die Zeitscfirift "Electronics" vom Februar 1976 Seiten 11 1 1
verwiesen
Wenn die Anzahl der Bits in einem Halbleiterchip zunimmt,
nimmt die Zellengröße ab, und zwangsläufig wird auch die Größe des Speicherkondensators
in jeder Zelle kleiner.
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Auch die Anzahl der Zellen an einer Stellenleitung in der Zellenmatrix
nimmt zu,so daß die Kapazität dieser Leitung ansteigt. Diese Faktoren setzen die
Größe des an einer Stellenleitung vorhandenen Datensignals herab. Ein voller digitaler
Pegel, d.h. der Unterschied zwischen dem Signalwert 1 und dem Signalwert "O" kann
in einer dieser Baueinheiten beispielsweise 10 oder 12 Volt betragen. Die Spannungsdifferenz
zwischen einem Signalwert ~1" und einem Signalwert "O" für die an eine Stellenle
itung in der Speichermatrix aus der ausgewählten Zelle mit einem Transistor gekoppelten
Daten kann jedoch nur ein oder zwei Zehntel eines Volts betragen. Zum Lesen dieser
Signale mit niedrigem Pegel sind verschiedene Schaltungen vorgeschlagen worden.
Beispielsweise sind Leseverstärker in der oben erwähnten US-PS 3 940 747 , in der
US-PS 3 838 404, in der Zeitschrift Electronics, 13. September 1973, Band 46, Nr.
19, Seiten 116 bis 121 und in"IEEE"journal of Solid State Circuits", Oktober 1972,
Seite 336 beschrieben.
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Bei der Anwendung auf Speichervorrichtungen, die eine hohe Packungsdichte,
eine hohe Betriebsgeschwindigkeit und eine niedrige Verlustleistung erfordern, wie
es bei dem 16 K-Direktzugriffspeicher erforderlich ist, sind die oben vorgeschlagenen
Leseverstärker mit Nachteilen verbunden.
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Manche haben eine hohe Verlustleistung und übermässig lange Ladezeiten
für die Stellenleitungen. Andere erfordern einen hohen Momentanstrom und eine kritische
Taktzeitsteuerung.
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Mit Hilfe der Erfindung soll somit ein Leseverstärker für einen MOS-Direktzugriffspeicher
geschaffen werden, der eine niedrige Verlustleistung und eine hohe Arbeitsgeschwindigkeit
und eine hohe Empfindlichkeit aufweist.
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Der nach der Erfindung ausgebildete Leseverstärker macht von zwei
kreuzweise gekoppelten Treibertransistoren Gebrauch, die als bistabile Schaltung
geschaltet sind und in der Mitte jeder Spaltenleitung in der Speichermatrix angeordnet
sind. Lasttransistoren für die zwei Treibertransistoren werden nur während eines
Teils des Arbeitszyklus getaktet; während dieser Zeit werden die Zellen adressiert.
Die Treibertransistoren sind über zwei verschiedene Wege mit Masse verbunden, die
von zwei zu unterechiedlichen Zeiten getakteten Transistoren gebildet sind. Während
einer anfänglichen Leseperiode wird der Strom durch die Treibertransistoren auf
einem niedrigen Wert gehalten, und er kann dann später höher sein, so daß ein Ausgangssignal
mit der Größe des vollen digitalen Pegels erzeugt wird.
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Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert.
Es zeigen: Fig.1 ein Blockschaltbild einer Halbleiterspeichervorrichtung, in der
die Erfindung angewendet werden kann, Fig.2 eine perspektivische Darstellung der
Vorrichtung von Fig.1 in einem Gehäuse, Fig.3 ein elektrisches Schaltbild einer
Speicherzellenmatrix für das System von Fig.1 unter Anwendung
der
erfindungsgemäßen Leseverstärker, Fig.4a bis Fig.4f graphische Darstellungen der
an verschiedenen Ptrnkten des erfindungsgemäßen Systems erscheinenden Spannungen
in Abhängigkeit von der Zeit, Fig.5 eine graphische Darstellung verschiedener Spannungen
und Verlustleistungsfaktoren in der erfindungsgemäßen Schaltung in Abhängigkeit
von der Bauelementform, Fig.6 eine genaue graphische-Darstellung der Spannung an
den Stellenleitungen der Schaltung. von Fig.3 in Abhängigkeit von der Zeit und Fig.7
eine stark vergrößerte Photographie eines Halbleiter-Chips mit dem erfindungsgemäßen
System.
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In Fig.1 ist eine MOS-Speichervorrichtung dargestellt, in der die
Erfindung angewendet werden kann. Die Speichervorrichtung kann zwar verschiedene
Größen haben, doch ist die Erfindung für die Anwendung bei einem Speicher mit sehr
hoher Packungsdichte mit 16 384 Speicherzellen auf einen Silizium-Chip mit einer
Fläche von 0,32 cm2 (1/20 inch2) bestimmt, der mittels des N-Kanal-Silizium-Gate-MOS-Verfahrens
mit Selbstausrichtung hergestellt ist,das bei der Produktion von 4096 Bit-Speichervorrichtungen
gemäß der Zeitschrift Electronics vom 13.September 1973 angewendet wurde, wie oben
erwähnt worden ist. Die Speichervorrichtung besteht aus einer Matrix 10 aus 16 384
Speicherzellen, die allgemein in
128 Zeilen und 128 Spalten aufgeteilt
sind; jede Zelle ist eine sogenannte Eintransistorzelle, wie sie in der US-PS 3
940 747 oder in der Zeitschriftlectroics vom 13.September 1973 beschrieben ist.
In dieser Ausführungsform ist die Matrix 10 in 16 1K-Blöcke unterteilt, die mit
10-1 bis 10-16 bezeichnet sind. Jeweils zwei Blöcke, beispielsweise die Blöcke 10-1
und 10-2 wirken als eine Leseeinheit. Ein Zeilendecodierer 11 wählt eine der 128
Zeilenleitungen aus, die von einer Zeilen- oder X-Adresse bestimmt wird, die in
einem 7-Bit-Zeilenadressenpuffer 12 enthalten ist; ein Spaltendecodierer 13 wählt
eine von 128 Spaltenleitungen aus, die von einer Spalten- oder Y-Adresse in einem
7-Bit-Spaltenadressenpuffer 14 enthalten ist. Diese Adressen werden über sieben
Adressenleitungen 15 an den Halbleiter-Chip im Zeitteilverfahren angelegt. EinZeilenadressenabtasteingang
16 (RAs) gibt den Zeilenadressenpuffer 12 so frei, daß er eine Zeilenadresse annimmt,
die Adressenbits AO bis A6 enthält; in der gleichen Weise gibt ein Spaltenadressen-Abtasteingang
17 (CAS) den Spaltenadressenpuffer so frei , daß er eine Spaltenadresse aus den
Bits A7 bis A13 von den Leitungen 15 annimmt. Zur eindeutigen Definition eines Bits
aus 16 384 Zellen 14 16 384 ) sind 14 Adressenbits erforderlich; eine Eingabe/Ausgabe-Steuerschaltung
18 ist über den Spaltendecodierer 13 und Zwischenausgabepuffer 19 an die Natrix
10 angeschlossen; sie arbeitet so, daß von einem Dateneingabestift 20 Daten an die
Spaltenleitungen angelegt werden oder daß Daten an den Spaltenleitungen festgestellt
und an einen Datenausgabestift 21 unter der Steuerung über einen Lese/Schreib-Eingang
22 (rad) und unter der Steuerung durch verschiedene intern erzeugte
Takt-
und Logikspannungen angelegt werden. Die Baueinheit benötigt an Stiften 23 mehrere
verschiedene Versorgungsspannungen; es sind die Versorgungsspannungen Vbb, Vcc und
Vdd sowie Masse Vss. Manche Schaltungen sind natürlich auch so ausgelegt, daß sie
mit einer oder mit zwei Versorgungsspannungen anstelle der drei genannten Versorgungsspannungen
arbeiten. Typische Spannungswerte sind :Vdd = +12V, Vbb = -5V und Vcc = + 5V. Wie
in Fig.2 zu erkennen ist, hat die Baueinheit von Fig.1 die Form eines Silizium-Chips
24, das in einem Gehäuse 25 mit 16 Anschlußstiften 26 entsprechend den oben erwähnten
16 Eingangs- und Ausgangsleitungen untergebracht ist.
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Dünne Golddrähte verbinden Kontaktflächen auf dem Silizium-Chip 24
mit Innenanschlüssen der Stifte 26.
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Ein nicht dargestellter Deckel dichtet die Baueinheit ab. Das Gehäuse
25 hat eine Länge von etwa 18 mm (3/4 inch), so daß eine große Anzahl dieser Gehäuse
auf einer gedruckten Schaltungsplatte mit Standardgröße angebracht werden kann.
Beispielsweise kann ein Kleinrechner auf einer kleinen Schaltungsplatte einen ganzen
32K-oder 64K-Wortspeicher (16 Bits pro Wort) enthalten.
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In der Speichervorrichtung von Fig.1 sind an einem gegebenen Zeitpunkt
nur zwei der 1K-Blöcke 1-10 bis 1-16 ausgewählt. Diese Auswahl wird mit Hilfe eines
Decodierers 28 erzielt, der abhängig von den Adressenbits A6, A12 und A13 eine der
achtLeitungen 29 (29-1 bis 29-8) auswählt.
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Der Decodierer 28 empfängt diese drei Adressenbits als Eingangssignale,
wobei das Adressenbit A6 von der Zeilenadressen-Speicherschaltung 12 und die Adressenbits
A12 und A13 von der Spaltenadressen-Speicherschaltung
13 kommen.
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Es ist von Bedeutung, daß der Zeilendecodierer 11 in der Mitte der
Matrix und nicht an einem Ende angeordnet ist. Der herkömmlich ausgelegte Decodierer
11 bewirkt die Auswahl einer von 128 Zeilenleitungen; eine Zeilenleitung ist eine
aus polykristallinem Silizium gebildete Leitung, die sich etwa über die halbe Breite
des Silizium-Chips erstreckt und die Gate-Elektroden von 128 MOS-Transistoren in
den 128 Speicherzellen ansteuert, die dieser Zeile zugeordnet sind. zweiunddreissig
Leitungen 11-1 führen also zu dem Quadrant, der den Block 10-1 enthält, zweiunddreissig
Leitungen 11-2 führen zu den Blöcken 10-2 usw., zweiunddreissig Leitungen 11-3 führen
zum Quadrant mit dem Block 10-15 und zweiunddreissig Leitungen 11-4 führen zum Quadrant
mit dem Block 10-16.
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Die RC-Verzögerung einer Leitung 11-1, die bis zur halben Breite der
Matrix reicht, ist offensichtlich geringer als dann, wenn sie sich über die gesamte
Matrixbreite erstrecken würde. Die sieben Adressenbits AO bis A6 im Zeilendecodierer
11 wählen eine Zeilenleitung aus, damit das an ihr liegende Signal einen hohen Wert
annimmt. Das Adressenbit A6 wählt die linke oder die rechte Seite aus, d.h. es erlaubt
die Aktivierung der Leitungen 11-1, 11-2 oder der Leitungen 11-3, 11-4.
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Das Adressenbit AS wählt gerade oder ungerade aus; das bedeutet, daß
bei einer Auswahl der Leitungen 11-1, 11-2 durch das Adressenbit A6 das Adressenbit
AS eine Auswahl zwischen den Leitungen 11-1 und 11-2 trifft.
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Die Adressenbits AO bis A4 wählen dann eine der zweiunddreissig Leitungen
im ausgewählten Quadrant aus. Das Adressenbit AS
bestimmt auch
die Aktivierung von Blindzellen in der nicht ausgewählten Seite über Blindzellen-Adressierungsleitungen
27, wie noch erläutert wird.
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Nach der Erfindung enthält die Speichervorrichtung von Fig.1 in der
Mitte jeder Spaltenleitung Leseverstärker 30, die den niedrigen Signalwert feststellen,
der beim Adressieren einer Zelle an den Spaltenleitungen erzeugt wird, und die diesen
niedrigen Signalwert in einen vollen digitalen Pegel umsetzen.
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In Fig.3 ist ein nach der Erfindung ausgebildeter Leseverstärker 30
in der Matrix 10 dargestellt. Der Leseverstärker 30 besteht grundsätzlich aus einer
bistabilen Schaltung, nämlich einem Flipflop, mit zwei kreuzweise gekoppelten Treibertransistoren
31 und 32 mit zugeordneten Lasttransistoren 33 und 34. Zwei Schaltungspunkte 35
und 36 sind an die jeweiligen Heften 37 bzw. 38 der Spaltenleitung angeschlossen.
Diese Schaltungspunkte 35 und 36 sind an die Gate-Elektroden der Jeweils anderen
Transistoren 31 und 32 angeschlossen, damit die Schaltungsanordnung mit der kreuzweisen
Kopplung entsteht.
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Mit der Leitung 37, die eine Hälfte einer Spaltenleitung ist, sind
zweiunddreissig Zellen 40 verbunden; das gleiche gilt für die Leitung 38. Jede Zelle
besteht aus einem Transistor 41 und einem Kondensator 42. Die Gate-Elektrode des
Transistors 41 wird von einer Zeilenleitung 43 gesteuert, die auch als Wortleitung
oder X-Leitung bezeichnet wird; Jede Zeilenleitung ist mit 128 Gate-Elektroden von
Transistoren 41 verbunden.
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In der gesamten Matrix 10 sind 64 Zeilenleitungen 43 vorhanden, von
denen jeweils 32 auf einer Seite Jedes Leseverstärkers liegen; es sind natürlich
256 Leseverstärker 30 vorhanden, so daß in Fig.3 nur ein sehr kleiner Teil der Matrix
10 zu erkennen ist. Jeder Leseverstärker weist zwei Blindzellen 44 auf, von denen
jeweils eine auf jeder Seite des Verstärkers liegt und mit den Spaltenleitungen
37 und 38 verbunden ist. Die Blindzellen sind ebenso ausgebildet wie die Speicherzellen
40; sie enthalten Transistoren 45 und Kondensatoren 46. Uber Leitungen 47 wird der
Transistor 45 in der Blindzellenzeile auf der der ausgewählten Zelle 40 entgegengesetzten
Seite des Leseverstärkers eingeschaltet, die vom Adressenbit AS der Zeilenadresse
bestimmt wird, was gleichzeitig mit der Adressierung der ausgewählten Speicherzelle
40 erfolgt. Die Spaltenleitungen 37 und 38 sind über einen Transistor 49 an eine
Bezugsspannungsleitung 48 gelegt; die Gate-Elektroden dieser Transistoren 49 werden
vom Taktsignal 7 angesteuert.Dies bewirkt eine gleiche Aufladung der Leitungen 37
und 38 auf einen Spannungswert, der etwa mit Vdd - 2Vt gewählt ist. Die Lasttransistoren
33 und 34 sind an die Spannung Vdd gelegt, und sie werden von einem Taktsignal #4
gesteuert, das im Zeitdiagramm von Fig.4 dargestellt ist. Das Flipflop mit den Transistoren
31 und 32 kann arbeiten, wenn das Taktsignal #4 positiv wird und die Transistoren
33 und 34 leitend macht und wenn ein an die Drain-Elektroden der Transistoren angeschlossner
Schaltungspunkt 50 an Masse gelegt ist.
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Nach der Erfindung ist der Schaltungspunkt 50 über getrenn.
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te Wege an Masse gelegt, die in diesem Fall die drei Transistoren
51, 52 und 53 enthalten, die von Taktsignalen #1, #2 und #3 gesteuert werden. Die
Transistoren 51, 52 und 53 haben unterschiedliche Abmessungen, so daß der durch
sie vom Schaltungspunkt 50 nach Masse fliesende Strom unterschiedlich groß ist,
so daß sich damit auch die Spannung am Schaltungspunkt 50 in Abhängigkeit davon
ändert, welcher der Transistoren 51, 52 und 53 eingeschaltet ist. Bei diesen drei
Transistoren hat der Transistor 51 die kleinsten Abmessungen, während der Transistor
53 die größten Abmessungen hat.
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Die Vorteile dieser Anordnung werden bei einer Untersuchung der Empfindlichkeits-
und Verlustleistungsbeziehungen für den Leseverstärker von Fig.3 erkennbar.
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Wenn das Taktsignal #4 positiv wird, wird ein Lesevorgang ausgelöst,
und das Flipflop geht in einen stabilen Zustand über, bei dem der Transistor 31
leitend und der Transistor 32 gesperrt ist oder umgekehrt. Die Richtung der Umschaltung
hängt von der Spannungsdifferenz an den Leitungen 37 und 38 ab, die ihrerseits davon
abhängt, ob in der ausgewählten Speicherzelle der Wert "1 noder der Wert "O" gespeichert
war. Da an einer der Leitungen 37, 38 ein geringfügig höherer Spannungswert als
an der anderen anliegt, ist an der Gate-Elektrode eines der Transistoren 31, 32
ein geringfügig höherer Spannungswert vorhanden, so daß beim Übergang des Taktsignals
4 auf einen positiven Wert ein Transistor mehr Strom leitet als der andere.Eine
Empfindlichkeitsgütezahl S des Leseverstärkers von Fig.3 kann mit den Strömen Id
und Id' durch die Transistoren 31 und 32
folgendermaßen ausgedrückt
werden:
was lediglich bedeutet, daß die Empfindlichkeit des Leseverstärkers umso größer
ist, Je größer die Differenz der Ströme ist. An einem gegebenen Zeitpunkt t = to
kann dies folgendermaßen erweitert werden:
dies ist etwa gleich wobei gilt
K = K' (W/L) Vt: Schwellenspannung der Transistoren 31 und 32, Vd: Drain-Spannung
der Transistoren 31 und 32 an den Schaltungspunkten 35 und 36 Vo: Spannung am Schaltungspunkt
50 W : Kanalbreite der Transistoren 31 und 32 L : Kanallänge der Transistoren 31
und 32.
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Daraus ist zu erkennen, daß die Empfindlichkeit S bei fester Spannung
Vd mit einer Erhöhung der Spannung Vo verbessert wird.
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In Fig.5 ist dargestellt, wie sich der Wert der Spannung mit dem Breiten/Längen-Verhältnis
des Transistors 51 ändert. Wie erwartet ist der Spannungsabfall am Transistor 51
hoch, wenn seine Kanalbreite klein im Vergleich zur Kanallänge ist.
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Wenn angenommen wird, daß gilt: Vd - Vt = 5 Volt, dann kann die Empfindlichkeitsgütezahl
S um 50% verbessert werden, wenn das Breiten/Längen-Verhältnis des Transistors 51
von 0,1 auf 0,05 verringert wird. Bei einem Speicher mit hoher Packungsdichte ist
eine Zunahme um 5096 von großer Bedeutung, da der Speicherkqndensator 42 in den
Zellen 40 proportionaL vergrößert werden kann, was eine höhere Packungsdichte auf
dem Silizium-Chip ergibt.
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Die Schaltung vonFig.3 ergibt auch eine Verbesserung der Arbeitsgeschwindigkeit.Auf
Grund einer hohen Spannung Vo versucht die Vorladespannung an den Leitungen 37,
38 oder den-Schaltungspunkten 35, 36 für den Signalwert Pi hoch zu bleiben. Im Gegensatz
zu bisher üblichen Leseverstärkern ergibt der Leseverstärker von Fig.3 eine minimale
Ladezeit für die Leitungen 37, 38 zur Auffrischung eines Signal werts ~1", da der
Schaltungspunkt des Leseverstärkers, der auf dem Wert n1 n bleiben soll, während
des Lesevorgangs nicht auf eine niedrige Spannung entladen wird.
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In Fig.6 ist die Spannung an den Leitungen 37, 38 in Abhängigkeit
von der Zeit dargestellt, wenn die Taktsignale #1 und p2 eingeschaltet werden. Während
der
Zeitperiode 54, sind die Spannungen an den Leitungen 37, 38 vor den Hochwerten des
Taktsignale 91 auf etwa Vdd-2Vt ausgeglichen, wie durch die Ladung über die Leitung
48 festgelegt wird. Im Zeitpunkt 55 nimmt das Taktsignal #1 einen hohen Wert an,
und eine der Leitungen 37, 38 beginnt, sich gegen den Signalwert O zu entladen,
während die andere Leitung nur geringfügig entladen wird, wie die Linien 56 und
57 erkennen lassen. Im Verlauf des Zeitintervalls 58 vor dem Einschaltzeitpunkt
59 des Taktsignals #2 entlädt sich der Schaltungspunkt 35 oder der Schaltungspunkt
36, der auf dem Wert ~1" sein soll, nicht sehr weit unter den Wert Vdd-2Vt, und
er beginnt bald, sich über den Transistor 33 oder den Transistor 34 wieder auf den
Wert 1 aufzuladen, solange das Taktsignal #4 einen hohen Wert hat. Der Wert ~1"
liegt bei einer Spannung von etwa Vdd-Vt, und es gibt einen gewissen Pegel 60, der
ein annehmbarer Pegel ist, bei dem das Chip-Freigabesignal gesperrt werden kann.
Da die Kurve 56 nicht weit nach unten geht, wird der Pegel 60 im Vergleich zu dem
Fall sehr schnell erreicht, der eintreten würde, wenn sich die "1"-Seite des Leseverstärkers
wie bei bisher verwendeten Schaltungen auf einen niedrigen Wert entladen hätte können.
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Hinsichtlich der Verlustleistung ergibt der Leseverstärker von Fig.3
eine Verbesserung, da sich die Verlustleistung Ps pro Leseverstärker durch die Beziehung
Ps = Vdd ~Id = Vdd . K' (Vd - Vo - Vt)2 (W/L)
ausdrücken läßt;
Fig.5 gibt die Werte für die Verlustleitung Ps bei einer Änderung des Breiten/Längen-Verhältnisses
an. Für ein niedriges Breiten/Längen-Verhältnis hat auch die Verlustleistung Ps
einen niedrigen Wert.
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Die Anwendung eines kleinen Breiten/Längen-Verhältnisses für den Transistor
51 würde zur Folge haben, daß die Verstärkung der #O"-Seite auf Grund der Tatsache,
daß die Spannung Vo hoch ist, unzureichend wäre. Aus diesem Grund ist der Transistor
52 vorgesehen, damit eine weitere Verstärkung erzielt wird. Der Transistor 52 wird
zu einem späteren Zeitpunkt als der Transistor 51 vom Taktsignal #2 aktiviert, was
für den Auffrischvorgang den leitenden Zustand der Lasttransistoren 33 und 34 durch
Beendigung des Taktsignals #4 beendet. Auf diese Weise liegt an der Leitung 37,
38, die einen niedrigen Wert annehmen soll, ein guter "O" ~Wert an.
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Während eines Lese- oder Schreibvorgangs wird der Transistor 53 mit
Hilfe des Taktsignals #3 aktiviert; dieser Transistor it wesentlich größer als die
Transistoren 51 und 52. Während der #2- und #3-Perioden bleibt das Taktsignal #4
für die Lese /Schreib-Operation hoch, so daß die Lasttransistoren 33 und 34 eingeschaltet
werden. Während der Lese- oder Schreibvorgänge treten Störsignale von anderen Schaltungen
auf, so daß die Lasttransistoren eingeschaltet bleiben müssen, damit ein zuverlässiger
Betrieb gewährleistet wird. Für die ausgewählte Spaltenleitung 37 wird auch
ein
Übertragungsglied 65 leitend gemacht, so daß diese Leitung mit einer Sammelleitung
66 verbunden wird, die zu einem Eingabepuffer 67 oder einem Ausgabepuffer 68 der
Eingabe/Ausgabe-Steuerschaltung 18 führt. Diese Sammelleitung 66 weist angesammelte
Kapazitäten und Störsignale auf. Der vom großen Transistor 53 gelieferte hohe digitale
Pegel ist daher von großem Vorteil.
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Wie oben erläutert wurde, ist die Matrix in zwei 8K-Matrizen organisiert,
die in Fig.1 dargestellt sind; eine dieser Matrizen enthält dabei die Blöcke 10-1
bis 10-8, während die andere die Blöcke 10-9 bis 10-16 enthält. Der Zeilendecodierer
11 ist zwischen den zwei 8K-Matrizen angeordnet, damit die Länge und somit die RC-Verzögerung
der aus polykristallinem Silizium bestehenden Zeilenauswahlleitungen auf ein Minimum
verringert wird. Jede 8K-Matrix enthält 128 symmetrische Leseverstärker 30 in der
Mitte der jeweiligen Matrix, wobei mit jeder Seite des Leseverstärkers zweiunddreißig
Zellen 40 verbunden sind. Während des Betriebs wird über das Adressenbit A6 nur
eine 8K-Matrix ausgewählt, so daß nur 128 Leseverstärker aktiv sind; dies bedeutet,
daß der Decodierer 28 während der Anfangsperiode 70 von Fig.4b ein Taktsignal #4
nur an vier der Leitungen 29 erzeugt, so daß die Lasttransistoren 33, 34 nur bei
den Leseverstärkern auf einerSeite des Zeilendecodierers 11 eingeschaltet werden.
Zur Verbesserung der Signalabtastung für die von einem Transistor gebildeten Zellen
ist Jede 8K-Matrix in vier 2K-Matrizen (10-1 mit 10-2 usw.) oder in Paare aus 1K-Blöcken
weiter unterteilt, wobei Jedes Blockpaar zweiunddreissig Leseverstärker 30 enthält
und zusammen mit einem weiteren
Blockpaar einen Zwischenausgabepuffer
19 gemeinsam benutzt.
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Der Zwischenausgabepuffer 19-1 arbeitet beispielsweise mit dem Blockpaar
10-1, 10-2 und dem Blockpaar 10-3, 10-4 zusammen. Die Adressenbits A12 und A13 wählen
eine der vier 2K-Matrizen in einem Spaltendecodierer 13 für die Ausgabe über die
Leitung 19- 5 und die Eingabe/Ausgabe-Steuerschaltung 18 aus. Die Decodierer 13
in der linken Hälfte sind Duplikate der Decodierer in der rechten Hälfte, da zwei
Gruppen aus 128 Spaltenleitungen vorhanden sind; die räumliche Anordnung (lay-out)
ist so ausgeführt, daß diese Verdopplung erforderlich ist.
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Am Anfang eines Lesezyklus werden vier Blockpaare 10-1, 10-2 usw.
mittels der Taktsignale #1 und #4 nach Fig.4 eingeschaltet; dadurch werden 128 Bits
aufgefrischt, beispielsweise die Bits an einer der Zeilenleitungen 11-1.
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Da der Transistor 51 ziemlich klein ist, ist die Verlustleistung bei
dieser Auffrischoperation auf einen brauchbaren Wert begrenzt. Die Dauer dieser
Auffrischoperation ist kurz, da der"1"#Spannungswert 56 an der Zeilenleitung nicht
auf einen niedrigen Spannungswert absinkt, wie in Fig.6 zu erkennen ist. Für den
Auffrischzyklus werden alle Taktsignale #4 abgeschaltet, wie in Fig.4b während des
Zeitintervalls 72 zu erkennen ist, und das Taktsignal #2 nimmt einen hohen Wert
an, wie Fig.4d zeigt.
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In dem speziellen Ausführungsbeispiel erfolgt die Eingabe des Signals
CAS über den Anschluß 17. Der zusätzliche Strom durch den Transistor 52 während
der Dauer des Taktsignals #2 gewährleistet in kurzer Zeit einen guten "O"-Wert an
der Zeilenleitung 37, 38. Wenn die Zeilenleitung 38 mit der großen Kapazität der
Eingabe/ Ausgabe-Sammelleitung 66 verbunden wird, die mittels
des
Y-Auswahlglieds 65 auf Vdd-Vt vorgeladen ist, dann würde der "1"-Spannungswert an
der Leitung 37 versuchen, auf Grund der hohen Ubergangsspannung an der Leitung 38
abzusinken; dies könnte eine gespeicherte "1"-Spannung verschlechtern oder vollständig
ausfallen lassen. Damit dies vermieden wird, erzeugt für den ausgewählten Block,
bei dem das ausgewählte Y-Auswählglied 65 für einen Lese/Schreib-Vorgang eingeschaltet
ist, das Signal CAS ein Taktsignal #3, das nach Fig.4e einen hohen Wert annimmt.
Dadurch wird der große Transistor 53 eingeschaltet, so daß ein guter Pegel auch
dann gewährleistet wird, wenn die Lasttransistoren 33, 34 zur Aufrechterhaltung
eines guten"l",Pegels eingeschaltet sind.
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Fig.4 ist eine stark vergrößerte Photographie des Halbleiter-Chips
24, der die erfindungsgemäße Anordnung enthält; dabei sind die Unterteilung der
Matrix 10 und die Orte der Zeilen- und Spaltendecodierer sowie der Leseverstärker
dargestellt. Die tatsächliche Größe des Chips beträgt 0,6 x 0,4 mm (1/4 inch x 1/6
inch).
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Die Form und die Unterteilung wird teilweise von der Gehäusegröße
bestimmt, wie in Fig.2 zu erkennen ist.
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Die Erfindung ist hier im Zusammenhang mit einem speziellen Ausführungsbeispiel
beschrieben worden.
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Der Fachmann kann jedoch erkennen, daß im Rahmen der Erfindung ohne
weiteres auch Abwandlungen und Änderungen ausgeführt werden können.
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L e e r s e i te