DE4231169C2 - Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer solchen - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung nach dem Oberberiff des Patentanspruchs 1 sowie auf ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung.

Bei Halbleiterspeichervorrichtungen mit größerer Speicherkapa­ zität ist ein Speicherzellenfeld oft in eine Mehrzahl von Blöcke eingeteilt, und in jedem dieser Blöcke werden Schaltungsoperationen zum Datenschreiben und Datenlesen ausge­ führt, im Hinblick auf eine Verminderung des Stromverbrauches und auf eine Vermeidung eines Anstieges der Zugriffszeit. Ein offenkundig vorbenutztes Beispiel für eine solche Halbleiterspeichervorrichtung wird im Zusammenhang mit den Fig. 7-10 beschrieben.

Die Fig. 7 zeigt ein schematisches Blockschaltbild mit einer Gesamtkonfiguration eines DRAM (Dynamic Random Acces = Dynami­ scher Schreib-/Lesespeicher) mit einem in Blöcke eingeteilten Aufbau, als einem Beispiel der Halbleiterspeichervorrichtungen. Unter Bezug auf Fig. 7 werden der Gesamtaufbau und der Betrieb des DRAM nachfolgend beschrieben.

Ein Speicherzellenfeld 1 ist in acht Blöcke 101-108 eingeteilt.

Die Fig. 8 ist ein Blockschaltbild mit einem genauen Aufbau von jedem der Blöcke 101-108. Diese Blöcke 101-108 weisen denselben Aufbau auf, und stellvertretend wird in Fig. 8 nur der Aufbau eines Blockes dargestellt.

Wie in Fig. 8 gezeigt, umfaßt jeder Block eine Mehrzahl von in einer Matrix aus einer Mehrzahl von Zahlen und Spalten angeord­ neten Speicherzellen MC, eine Mehrzahl von Wortleitungen WL, die diesen vielen Zeilen entsprechen, sowie eine Mehrzahl von Bitleitungen BL1, BL2, die diesen vielen Spalten entsprechen, als Hauptbereich.

Jede Speicherzelle MC umfaßt einen MOS-Transistor Tr, der mit seinem Gate mit derjenigen Wortleitung WL verbunden ist, die der Zeile entspricht, in der die Speicherzelle angeordnet ist, und dessen Drain mit der Bitleitung BL1 oder BL2 verbunden ist, die entsprechend der Zeile vorgesehen ist, in der die Speicher­ zelle angeordnet ist. Sie umfaßt ferner einen Kondensator c, der zwischen dem Transistor Tr und einer Niedrigpotentialquelle (Potentialanschluß) wie einer Zellplatte verbunden ist. Verschiedene Wortleitungen WL sind mit einer Speicherzelle MC verbunden, die mit einer von zwei benachbarten Bitleitungen BL1 und BL2 verbunden ist, sowie mit einer Speicherzelle MC, die mit der jeweils anderen Bitleitung verbunden ist. Zwei benach­ barte Bitleitungen BL1 und BL2 bilden ein Bitleitungspaar BL.

Ein Zustand, in welchem der Kondensator c geladen ist, und ein Zustand, in welchem der Kondensator C entladen ist, entsprechen Speicherzuständen der Speicherzelle MC mit gespeicherten Daten von "1" bzw. "0".

Jeder Block umfaßt ferner Leseverstärker 14, die entsprechend allen Bitleitungspaaren BL vorgesehen sind, gepaarte Einga­ be/Ausgabeleitungen 201, 202, ein zwischen dem Eingabe/Aus­ gabeleitungspaar und jeweiligen Leseverstärkern 14 vorgesehenes Transfergatter 15.

Das Transfergatter 15 umfaßt zwei MOS-Transistoren 151, 152, die jedem Leseverstärker 14 entsprechen.

Jeder Transistor 151 ist zwischen einem entsprechenden Lese­ verstärker 14 und einer I/O-Leitung 201 verbunden, und jeder Transistor 152 ist zwischen einem entsprechenden Leseverstär­ ker 14 und einer I/O-Leitung 202 verbunden. Das heißt, ein Paar von Transistoren 500 ist mit jedem Leseverstärker 14 verbunden, um diesen Leseverstärker elektrisch mit zwei Datenleitungen 201, 202 zu verbinden.

Jeder Block umfaßt ferner einen Zeilendekoder 12, der ein Potential jeder Wortleitung WL steuert, sowie einen Spalten­ dekoder 13, der das Transfergatter 15 steuert.

Das Gatepotential der zwei Transistoren 151, 152, die mit dem Leseverstärker 14 verbunden sind, wird gemeinsam durch den Spaltendekoder 13 gesteuert.

Ein Ausgangssignal eines X-Vordekoders 8 und ein Ausgangssignal eines Y-Vordekoders 9 aus Fig. 7 werden an den Zeilendekoder 12 bzw. den Spaltendekoder 13 angelegt.

Wie in Fig. 7 gezeigt, wird ein X-Adreßpuffer 6 durch eine Steuerschaltung 11 gesteuert, zum Puffern von internen Adreß­ signalen Φ1-Φn zum Anlegen dieser an den X-Vordekoder 8. Ein Y-Adreßpuffer 7 wird durch eine Steuerschaltung 11 gesteuert, zum Puffern von externen Adreßsignalen Φ1-Φn, und zum Anlegen dieser an den Y-Vordekoder 9 und einer Adreßänderungserken­ nungsschaltung 10.

Der X-Vordekoder 8 dekodiert die Adreßsignale des X-Adreßpuf­ fers 6 und legt diese dekodierten Signale an den Zeilendekoder 12 innerhalb jedem der Blöcke 101-108 an. Der Y-Vordekoder 9 dekodiert die Adreßsignale des Y-Adreßpuffers 7 und legt die dekodierten Signale an den Spaltendekoder 13 an (siehe Fig. 8), innerhalb jedem der Blöcke 101-108.

Beim Datenschreiben und Datenlesen sind externe Adreßsignale Φ1-Φn so gesetzt, daß eines der Ausgabesignale des Zeilendeko­ ders 12 und eines der Ausgabesignale des Spaltendekoders 13 in nur einem Block auf hohem Pegel sind, und daß alle Ausgabesi­ gnale des Zeilendekoders 12 und des Spaltendekoders 13 in den anderen Blöcken auf niedrigem Pegel stehen.

Daher dekodiert in einem beliebigen der Blöcke (siehe Fig. 8) der Zeilendekoder 12 die Signale des X-Vordekoders 8 weiter und legt ein Versorgungsspannungspotential Vcc, das einem hohen Pegel entspricht, nur an eine der Wortleitungen WL an, sowie ein einem niedrigem Potential entsprechendes Erdpotential an alle anderen Wortleitungen BL. Hierdurch wird das Datenschrei­ ben und Datenlesen in/aus jeder mit der Wortleitung WL verbundenen Speicherzelle MC ermöglicht.

Wenn ein Potential auf einer Wortleitung WL höher als eine Schwellspannung des Transistors Tr in der Speicherzelle MC ist, wird der mit der Wortleitung WL verbundene Transistor Tr in jeder Speicherzelle MC eingeschaltet und verbindet elektrisch den Kondensator C mit einer Bitleitung BL1 oder BL2, die mit der Speicherzelle MC verbunden ist.

Wenn daher ein Potential auf der Bitleitung BL1 oder BL2 "high" ist, wird der Kondensator C beladen, und ein Datum "1" wird in die Speicherzelle MC eingeschrieben. Wenn andererseits das Potential auf der Bitleitung BL1 oder BL2 niedrig ist, wird der Kondensator C nicht geladen, und ein Datum "0" wird in die Speicherzelle MC eingeschrieben.

Das Datenschreiben wird durchgeführt, in dem die Bitleitung BL1 oder BL2 auf ein Potential gezwungen wird, das einem externen Schreibdatum Din entspricht. Genauer gesagt, legt beim Daten­ schreiben jeder Leseverstärker 14 zwei Signale des Transfergatters 15 an zwei entsprechende Bitleitung BL1 bzw. BL2 an.

Wenn die Bitleitungen BL1, BL2 nicht auf ein solches Potential gezwungen werden, schaltet der Transistor Tr ein. Wenn daher der Kondensator C geladen ist, entsteht ein Potentialanstieg der mit dem Transistor Tr verbunden Bitleitungen BL1 oder BL2, und wenn der Kondensator C entladen ist, entsteht ein Po­ tentialabfall. Als Ergebnis wird eine kleine Potentialdiffe­ renz zwischen zwei Bitleitungen BL1, BL2, die ein Bitleitungs­ paar BL bilden, erzeugt. Das Datenlesen wird dann durchgeführt, indem die Potentialdifferenz der zwischen den Bitleitungen BL1 und BL2 erkannt und herausgelesen wird. Genauer gesagt, liest beim Datenlesen jeder Leseverstärker 14 die Potentialdifferenz zwischen zwei entsprechenden Bitleitungen BL1, BL2, verstärkt diese und legt zwei Signale mit komplementären Potentialen an das Transfergatter 15 an.

Der Spaltendekoder 13 dekodiert das Signal des Y-Vordekoders 9 weiter und legt ein Potential mit hohem Pegel an die Gates von nur zwei Transistoren der Transistoren 151, 152 im Transfergat­ ter 15 an, das mit einem der Leseverstärker 15 verbunden ist, sowie ein Potential mit niedrigem Pegel an die Gates aller anderen Transistoren. Als Ergebnis werden nur zwei mit dem Le­ severstärker 14 verbundene Transistoren 151, 152 eingeschaltet, und nur dieser Leseverstärker 14 wird elektrisch mit dem I/O-Leitungspaar 2 verbunden.

Die I/O-Leitungen 201 und 202 werden auf zueinander komplemen­ täre Potentiale gezwungen, entsprechend den externen Datensi­ gnal Din, beim Datenschreiben. Beim Datenlesen werden die Potentiale der I/O-Leitungen 201, 202 an die I/O-Schaltung 16 aus Fig. 7 als Datenlesesignal angelegt.

Daher wird beim Datenschreiben ein internes Datensignal in eine Speicherzelle MC eingeschrieben, die mit einer mit hohem Poten­ tial beaufschlagten Wortleitung WL verbunden ist, (nachfolgend als ausgewählte Wortleitung bezeichnet), und eine beliebige Anzahl Bitleitungen (nachfolgend als ausgewählte Bitleitungen bezeichnet) BL1, BL2, die einem Leseverstärker 14 entsprechen, ist mit dem Transistorpaar 500 im eingeschalteten Zustand verbunden.

Beim Datenlesen wird eine Potentialdifferenz zwischen ausgewählten Bitleitungen BL1 und BL2, die aus einem gespei­ cherten Datum einer Speicherzelle MC (nachfolgend als ausge­ wählte Speicherzelle bezeichnete erzeugt wird, die mit der ausgewählten Wortleitung WL mit der ausgewählten Bitleitung BL1 oder BL2 verbunden ist, durch den Leseverstärker 14 verstärkt und erscheint zwischen den I/O-Leitungen 201 und 202.

Daher werden beim Datenschreiben externe Daten nur in einen der Blöcke eingeschrieben, und beim Datenlesen werden Daten nur aus einem der Blöcke ausgelesen. Durch entsprechendes Ändern der Adreßsignale Φ1-Φn kann das Datenschreiben und das Datenlesen in/aus einem gewünschten Block zu einer Speicherzelle an der gewünschten Stelle ausgeführt werden.

Wie in Fig. 7 gezeigt, ist entsprechend jedem der Blöcke 101-108 eine Ausgleichsschaltung 4 und ein Vorverstärker 3 vorgesehen.

Wie in Fig. 8 gezeigt, sind sowohl die Auswahlschaltung 4 und der Vorverstärker 3 mit den I/O-Leitungen 201, 202 eines ent­ sprechenden Blockes verbunden.

Jeder Verstärker 3 wird durch die Adreßänderungserkennungs­ schaltung 10 so gesteuert, daß er beim Datenlesen ein von der I/O-Schaltung 16 angelegtes Signal verstärkt und komplementäre Potentiale an die I/O-Leitungen 201 und 202 eines entsprechenden Blockes anlegt, und daß er beim Datenlesen eine Potentialdifferenz zwischen den I/O-Leitungen 201 und 202 des entsprechenden Blockes weiterverstärkt und die verstärkte Differenz an die I/O-Schaltung 16 anlegt.

Jede Auswahlschaltung 4 wird durch eine Auswahlsteuersignal­ generatorschaltung 5 so gesteuert, daß jedesmal, wenn die externen Adreßsignale Φ1-Φn sich ändern, die I/O-Leitungen 201 und 202 des entsprechenden Blockes auf ein gleiches Poten­ tial gezwungen werden.

Die I/O-Schaltung 16 wird durch eine Steuerschaltung 11 so ge­ steuert, daß beim Datenlesen ein einem externen Schreibdatum Din entsprechendes Signal an jeden Vorverstärker 3 angelegt wird, und beim Datenlesen ein Signal jedes Vorverstärkers 3 an einen externen Anschluß als Lesedatum Dout angelegt wird.

Die Adreßänderungserkennungsschaltung 10 erkennt die Änderung des Adreßsignales aus dem Y-Adreßpuffer 7 und gibt ein Erken­ nungssignal an alle vorverstärker 3 und die Auswahlsteuersi­ gnalgeneratorschaltung 5 aus.

Jeder vorverstärker 3 wird als Reaktion auf das Erkennungssignal aktiviert. Die Auswahlsteuersignalgenerator­ schaltung 5 wird durch eine Steuerschaltung 11 so gesteuert, daß beim Datenlesen und beim Datenschreiben die Schaltung 5 Ausgleichssteuersignale EQ zum Aktivieren einer Ausgangsschal­ tung 4 erzeugt, als Reaktion auf das Erkennungssignal. Dieses Ausgleichssteuersignal EQ wird gemeinsam an alle Auswahlschal­ tungen 4 angelegt. Wenn immer daher eine nachfolgende Speicher­ zelle, in die oder aus welcher Daten eingeschrieben oder ausge­ lesen werden sollen, ausgewählt wird, wird jedes I/O-Leitungs­ paar 2 ausgeglichen.

Die Fig. 9 ist ein Schaltbild mit der Konfiguration der Aus­ wahlschaltung 4. in Fig. 9 wird der Aufbau einer Auswahlschal­ tung stellvertretend dargestellt.

Wie in Fig. 9 gezeigt, umfaßt jede Auswahlschaltung 4 einen N-Kanal-MOS-Transistor 40, der zwischen I/O-Leitungen 201 und 202 eines entsprechenden Blockes verbunden ist, und der an seinem Gate das Auswahlsteuersignal EQ empfängt. Sowohl beim Daten­ lesen als auch beim Datenschreiben, wenn die externen Adreßsi­ gnale Φ1-Φn sich ändern, erreicht das Auswahlsteuersignal EQ hohen Pegel. Als Ergebnis wird der Transistor 40 eingeschaltet, die Datenleitung 201 und die Datenleitung 202 elektrisch ver­ bunden, und daher weisen die Datenleitungen 201, 202 ein gleiches Potential auf.

Ein derartiges Ausgleichen von I/O-Leitungen wird ausgeführt, um sicherzustellen, daß wenn Daten aufeinanderfolgend an zwei verschiedenen Speicherzellen ausgelesen werden, selbst wenn die Pegel vom Potentialen der gepaarten Datenleitung 201 und 202, die durch die vorher aus einer Speicherzelle gelesenen Daten bestimmt werden, umgekehrt einem Pegel der in einer auszulesen­ den Speicherzelle gespeicherten Daten sind, ein korrektes Potential schnell und sicher auf den I/O-Leitungen 201 und 202 beim Datenlesen erscheint.

Die Steuerschaltung 11 steuert einen vorbestimmten Schaltungs­ bereich so, daß als Reaktion auf ein externes Steuersignal wie einem Zeilenaktivierungssignal, einem Zeilenadreßpulssignal RAS, einem Spaltenadreßpulssignal CAS, einem Schreibaktivie­ rungssignal WE oder einem Ausgabeaktivierungssignal OE oder dergleichen an eine Schaltungsoperation zum Datenschreiben, eine Schaltungsoperation zum Datenlesen oder ein Zustand, in welchem weder Datenschreiben noch Datenlesen durchgeführt wird (nachfolgend als Auszeit-(off time) oder Stand by-Zustand bezeichnet) erreicht wird.

Zeilenaktivierungssignale werden nachfolgend mit / markiert. Wie in den Fig. 7 bis 10 gezeigt, wird eine Schaltungsope­ ration des Datenlesens im DRAM nachfolgend im Detail beschrie­ ben.

Die Fig. 10 ist ein Zeitablaufdiagramm mit Potentialänderun­ gen von Hauptsteuersignalen und Signalleitungen beim Datenlesen.

Bei dieser Beschreibung wird angenommen, daß Daten aufeinander­ folgend aus einer Mehrzahl von Speicherzellen in derselben Zeile im selben Block ausgelesen werden.

Zuerst wird ein Zeilenadreßpulssignal /RAS (Fig. 10A(a)) abge­ senkt, wobei externe Adreßsignale Φ1-Φn (Fig. 10(b)) eine angelegte Adresse A1 anzeigen.

Als Reaktion auf den Abfall des Zeilenadreßpulssignals /RAS wird der X-Adreßpuffer 6 aktiviert, und in einem der das Spei­ cherzellenfeld 1 bildenden Blöcke 101-108 wird ein Potential von einer der Wortleitungen WL auf einen hohen Pegel durch den Zeilendekoder 12 angehoben, wie in Fig. 10(c) gezeigt.

Wenn eine mit der ausgewählten Wortleitung WL verbundene Speicherzelle MC mit der Bitleitung BL1 als Reaktion auf den Anstieg verbunden wird, wie in Fig. 10(d) gezeigt, steigt jedes Potential der Bitleitungen BL1 leicht an oder fällt, entsprechend dem gespeicherten Datum in der mit der ausge­ wählten Wortleitung und der Bitleitung BL1 verbundenen Spei­ cherzelle MC. Währenddessen ändert sich keine der Bitleitungen BL2.

Wenn andererseits die mit der ausgewählten Wortleitung verbundene Speicherzelle MC mit der Bitleitung BL2 verbunden wird, als Reaktion auf den Anstieg, entsteht ein leichter Po­ tentialanstieg oder ein leichter Potentialabfall auf jeder Bitleitung BL2, entsprechend einem gespeicherten Datum in einer Speicherzelle MC, die mit der ausgewählten Wortleitung WL und der Bitleitung BL2 verbunden ist. Währenddessen ändert sich kein Potential einer Bitleitung BL1.

Jeder Leseverstärker 14 vergrößert eine kleine Potentialdiffe­ renz, die wie oben beschrieben zwischen den Bitleitungen BL1 und BL2, die das entsprechende Bitleitungspaar BL bilden, er­ zeugt wird, auf ein Ausmaß von v, wie in Fig. 10(d) gezeigt. Als Ergebnis befindet sich ein Potential jeder Bitleitung BL1 und ein Potential der mit der Bitleitung BL1 gepaarten Bitlei­ tung BL2 auf einem komplementären Logikpegel.

Zu dem Zeitpunkt, daß die Potentialdifferenz zwischen den gepaarten Bitleitungen BL1 und BL2 auf ein gewisses Maß durch einen entsprechenden Leseverstärker 15 ansteigt, wird der Y-Adreßpuffer 7 aktiviert. Als Ergebnis erreicht ein Potential von einer beliebigen Ausgabesignalleitung CSL (nachfolgend als Spaltenauswahlleitungen bezeichnet) des Spaltendekoders 13 eines Blockes hohen Pegel, wie in Fig. 10(e) gezeigt, zu dem Zeitpunkt, als die Potentialdifferenz zwischen der gepaarten Bitleitung BL1 und BL2 um das gewisse Maß erhöht worden ist.

Daher ändern sich in Abhängigkeit vom Potential der ausgewählten Bitleitungen BL1 und BL2 die Potentiale auf den Datenleitungen 201 und 202 komplementär, als Reaktion auf den Anstieg des Potentials auf der Spaltenauswahlleitung, wie in Fig. 10(f) gezeigt.

Das heißt, wenn das Potential der ausgewählten Bitleitung BL1 sich auf hohem Pegel befindet, beginnen die Potentiale der Datenleitungen 201 und 202 anzusteigen bzw. abzufallen, als Reaktion auf den Anstieg des Potentials auf der Spaltenaus­ wahlleitung CSL. Wenn andererseits das Potential auf der ausge­ wählten Bitleitung BL1 sich auf niedrigem Pegel befindet, beginnen die Potentiale auf den I/O-Leitungen 201 und 202 abzu­ fallen bzw. anzusteigen, als Reaktion auf den Anstieg des Potentials auf der Spaltenauswahlleitung CSL.

Daher arbeitet die I/O-Schaltung zu dem Zeitpunkt, daß die Potentialdifferenz zwischen den I/O-Leitungen 201 und 202 hinreichend vergrößert ist. Als Ergebnis wird die Potential­ änderung auf dem I/O-Leitungspaar 2, das heißt das gespeicherte Datum der durch die Adresse A1 ausgewählten Speicherzelle, extern fehlerfrei ausgegeben, als ein Datensignal eines Logik­ wertes, der der Potentialänderung entspricht.

Externe Adreßsignale Φ1-Φn werden zu Signalen geändert, die einer Adresse A2 entsprechen, wobei ein Potential einer Spaltenauswahlleitung verschieden von der vorher ausgewählten hohen Pegel erreicht.

Da die Adreßänderung durch die Adreßänderungserkennungsschal­ tung 10 erkannt wird, als Reaktion auf die Adreßänderung in Fig. 10(g) gezeigt, hält ein Ausgleichssteuersignal EQ hohen Pegel nur während einer gewissen Periode τ.

Ein Änderungszeitpunkt von externen Adreßsignalen Φ1-Φn wird so gewählt, daß das Auswahlsteuersignal EQ hohen Pegel erreicht, nachdem die Potentialdifferenz zwischen den Datenlei­ tungen 201 und 202 in dem Block, aus dem Daten ausgelesen wurden, den Maximalwert erreicht.

In den Zeitraum, während dem sich das Auswahlsteuersignal EQ auf hohem Pegel befindet, sind die I/O-Leitungen 201 und 202 elektrisch in jedem der Blöcke 101-108 verbunden. Als Ergebnis beginnen in einem Block, aus dem Daten ausgelesen wurden, ein Potential der I/O-Schaltung (201 oder 202), die angestiegen ist, sowie ein Potential einer Datenleitung (202 oder 201), die abgefallen ist, abzufallen bzw. anzusteigen, als Reaktion auf den Anstieg des Ausgleichssteuersignals EQ, und letztendlich auf ein Zwischenpotential Vcc/2 ausgeglichen zu werden, zwischen dem Speicherversorgungspotential Vcc und einem Erdpotential OV (nachfolgend als Ausgleichspotential bezeichnet).

Als Reaktion auf die Änderung des externen Adreßsignals Φ1-Φn erreicht ein Potential einer Spaltenauswahlleitung CSL, die sich von der vorhergehenden unterscheidet, hohen Pegel, in dem­ jenigen Block, in dem Daten vorher ausgelesen wurden. Als Er­ gebnis beginnen in Abhängigkeit von jeweiligen Potentialen zweier Bitleitungen BL1 und BL2, die sich von den vorherigen unterscheiden, die Potentiale von I/O-Leitungen 201 und 202 sich vom Ausgleichspotential zu ändern, wie in Fig. 10(f) gezeigt.

Wenn sich das Auswahlsteuersignal EQ auf hohem Pegel befindet, wird die Länge des Zeitraums τ so gesetzt, daß bevor ein Po­ tential einer Spaltenauswahlleitung CSL hohen Pegel erreicht, das Auswahlsteuersignal EQ auf niedrigem Pegel abfällt. Daher wird durch die oben beschriebene Schaltungsoperation das ge­ speicherte Datum einer Speicherzelle MC, die durch die Adresse A2 ausgewählt wurde, ebenfalls an einen Vorverstärker 3 über einen mit dem ausgewählten Bitleitungspaar BL verbundenen Lese­ verstärker 14, ein Transfergatter 15 und das I/O-Leitungspaar 2 angelegt.

Wie oben beschrieben, werden beim Datenlesen, immer wenn die externen Adreßsignale Φ1-Φn sich ändern, der Ausgleich der Datenleitungen 201 und 202 in jedem Block, das Lösen des Ausgleichs in jedem Block, die Signalübertragung von einem Bitleitungspaar BL zum Datenleitungspaar 2 als Reaktion auf einen Anstieg eines Potentials einer Spaltenauswahlleitung CSL wiederholt.

Bei einer Halbleiterspeichervorrichtung mit einem in Blöcke eingeteilten Speicherzellenfeld werden die ursprünglichen Funktionen der Halbleiterspeichervorrichtung, wie Datenschrei­ ben und Datenlesen, nur in einem durch ein externes Adreßsignal bezeichneten besonderen Block aktiviert. Da keine der Blöcke mit Ausnahme des besonderen Blockes beschrieben wird, wird kaum Energie verbraucht. Daher ist der Stromverbrauch bei Betrieb der Halbleiterspeichervorrichtung reduziert.

Ein aktivierter Block wird nachfolgend als Block im aktivierten Zustand bezeichnet. In einem Block im nichtaktivierten Zustand sind I/O-Leitungen 201 und 202 nicht elektrisch mit beliebigen der Bitleitungen BL1, BL2 verbunden, so daß, wie in Fig. 10(h) gezeigt, die I/O-Leitungen auf dem Ausgleichspotential gehalten werden, unabhängig von einer Änderung eines Potentialpegels eines Auswahlsteuersignals EQ (Fig. 10(i)).

Obwohl die Anzahl von Blöcken im ausgewählten Zustand der obigen Beschreibung 1 beträgt, kann diese Anzahl größer als 1 sein. In einem derartigen Fall wird bei Datenlesen ein Datum jeweils aus diesen mehreren Blöcken ausgelesen, und beim Datenschreiben wird ein Datum jeweils in diese mehreren Blöcke eingeschrieben.

Wie oben beschrieben ist bei einem herkömmlichen in Blöcke eingeteilten DRAM eine Auswahlschaltung zum Ausgleichen einer Datenleitung entsprechend für jeden Block vorgesehen das heißt entsprechend jedes I/O-Leitungspaar, und alle Auswahlschal­ tungen werden gemeinsam durch das selbe Auswahlsteuersignal gesteuert. Als Ergebnis findet beim Datenlesen auch in jedem derjenigen Blöcke, mit Ausnahme des Blocks im ausgewählten Zustand (nachfolgend als Blöcke im nichtausgewählten Zustand bezeichnet) ein Ausgleich einer Datenleitung und ein Lösen des Ausgleichs statt.

Das heißt, wie in den Fig. 7 bis 10 gezeigt, wenn beim Datenlesen die externen Adreßsignale Φ1-Φn sich ändern, steigt das an jede Auswahlschaltung 4 ausgelegte Ausgleichs­ steuersignal EQ auf hohen Pegel und fällt dann nach einer gewissen Periode τ auf einen niedrigen Pegel. Wenn daher in jedem der acht Blöcke 101-108 ein externes Adreßsignal Φ1-Φn sich ändert, werden Datenleitungen 201 und 202 für den gewissen Zeitraum elektrisch verbunden und dann elektrisch abgeschnitten.

Eine derartige Steuerung des elektrischen Verbindungszustands der Datenleitungen 201 und 202 in jedem Block wird durch Anlegen des Auswahlsteuersignals EQ an ein Gate eines Transistors 40 in einer dem Block entsprechenden Auswahlschaltung 4 durchgeführt. Eine Gateelektrode eines MOS-Transistors ist aus Polysilizium oder dergleichen auf einem Halbleitersubstrat mit einem dazwischenliegenden Isolationsfilm gebildet, so daß eine Änderung eines an das Gate des MOS-Transistors angelegten Potentials einen Lade-/Entladestrom einer Größenordnung bewirkt, der der am Gate erzeugten Gate­ kapazität entspricht.

Daher fließt der Lade-/Entladestrom zum Laden/Entladen des Gates zwischen dem Gate des Transistors 40 in jeder Auswahl­ schaltung 4 und der Ausgleichssteuersignalgeneratorschaltung 5.

Wenn die Gatekapazität des Transistors 40, die einem hohen Pegel bzw. einem niedrigen Pegel des Ausgleichssteuersignals EQ entsprechende Potentiale, ein Änderungszeitraum für die Änderung eines externen Adreßsignales Φ1-Φn und die Anzahl von Änderungen des externen Adreßsignales Φ1-Φn während eines Lesezyklus (während einer Periode, bei der das Zeilen­ adreßpulssignal /RAS auf niedrigem Pegel abfällt und anschließend wieder auf hohen Pegel zurückkehrt) als CG, VH bzw. VL, tc und N bezeichnet werden, sowie die Anzahl von Blöcken B sind, kann ein Gesamtstrom I, der als Reaktion auf das Ausgleichssteuersignal EQ in der Auswahlschaltung 4 während eines Lesezyklus erzeugt wird, durch den folgenden Ausdruck berechnet werden:

I = [(CGx|VH-VL|xB)/tc]×N

Wenn beispielsweise CG, VH, VL und tc 0,4 pF, 5 V, 0 V, 40 ns und 2 sind, was üblichen Werten entspricht, wird der Strom I zu 0,1 mA×B.

Die Anzahl von Blöcken in einem Speicherzellenfeld, das heißt die Anzahl von Blöcken B, wurde vergrößert, um dem Verlangen nach niedrigerem Stromverbrauch und höherer Betriebsgeschwin­ digkeit Rechnung zu tragen, in dem Maße, wie die Anzahl von Speicherzellen in jedem Block durch die fortschreitende Inte­ grationsdichte von Halbleiterspeichervorrichtungen ansteigt. Das heißt, in Fig. 7 ist das Speicherzellenfeld 1 in nur acht Blöcke eingeteilt, allerdings wird neuerdings ein Speicherzel­ lenfeld oft in mehr Blöcke eingeteilt. Wenn beispielsweise die Anzahl von Blöcken B 100 beträgt, erreicht der Strom I 10 mA.

Während des Betriebes braucht die Halbleiterspeichervorrichtung Strom in weit mehr Schaltungen als den Auswahlschaltungen. 10 mA entspricht einem relativ hohen Betrag, verglichen mit in der gesamten Halbleiterspeichervorrichtung verbrauchtem Strom.

Daher wird mit dem Ansteigen der Anzahl von Blöcken der Lade-/Entladestrom einer Auswahlschaltung zu groß, um als Verbrauchsstrom während des Betriebs einer Halbleiterspeicher­ vorrichtung vernachlässigt zu werden, und kann ein wichtiger Faktor beim Anstieg des Stromverbrauches der Halbleiterspei­ chervorrichtung werden. Das bedeutet, daß der Lade-/Entlade­ strom einer Auswahlschaltung eine Wirkung hat, die dem Ver­ langen nach niedrigerem Stromverbrauch einer Halbleiterspei­ chervorrichtung entgegengerichtet ist.

Aus der EP 0 069 588 A2 ist eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruches 1 bekannt.

Ferner ist aus der US 4,972,373 eine Ausgleichsvorrichtung für eine Halbleiterspeichervorrichtung bekannt, die einen einen Adreßübergangsdetektor aufweisenden Impulsgenerator aufweist, der ein Aktivierungssignal erzeugt, welches über einen Ausgleichsdeco­ der an verschiedene Blöcke der Halbleiterspeichervorrichtung ange­ legt wird.

Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleiter­ speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 zu schaffen, deren Stromverbrauch beim Datenlesen vermindert ist, und insbesondere dessen durch das Ausgleichen eines I/O-Leitungspaares fließender Lade-/Entladestrom vermindert ist.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach dem Patentanspruch 1 sowie das Verfahren zum Betreiben einer Halbleiterspeichervorrichtung nach dem Patent­ anspruch 8 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Da eine Halbleiterspeichervorrichtung wie oben beschrieben aufgebaut ist, wird beim Datenlesen das Ausgleichen nur als Reaktion auf eine Änderung eines Adreßsignales für ein Paar einer Mehrzahl von Ausgabeleitungspaaren gelöst, das dem sich im ausgewählten Zustand befindlichen Block entspricht. Daher wird jede Auswahlschaltung, die für die nicht ausgewählten Blöcke vorgesehen ist, weiterhin so gesteuert, daß sie selbst bei einer Adreßsignaländerung im selben Zustand verbleibt.

Wenn jede Auswahlschaltung ein Feldeffekthalbleiterelement aufweist, das zwischen entsprechenden ersten und zweiten Ausga­ beleitungen verbunden ist, bleibt ein Gatepotential des Feld­ effekttransistorelements innerhalb der für den nicht ausge­ wählten Block vorgesehenen Auswahlschaltung dasselbe, selbst wenn das Adreßsignal geändert wird. Daher wird kein Strom für das Laden-/Entladen eines Steueranschlusses der Auswahlschal­ tung entsprechend einem nicht ausgewählten Block verbraucht.

Da das Ausgleichen der Ausgabeleitungen zum Datenlesen aus einer Speicherzelle nur in dem Speicherzellenfeldblock der aus­ gewählten Zelle aktiviert wird, wird der Lade-/Entladestrom, der zum Ausgleichen der Ausgabeleitungspaare und dessen Aktivierung benötigt wird, deutlich vermindert. Selbst wenn der durch den Ausgleich der Ausgabeleitungspaare und dessen Akti­ vierung erzeugte Lade-/Entladestrom durch den Anstieg der An­ zahl von unterteilten Blöcken des Speicherzellenfeldes ansteigt, wird eine Verminderung des Stromverbrauchs einer Halbleiterspeichervorrichtung nicht verhindert.

Es folgt die Beschreibung von Anwendungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild mit dem Gesamt­ aufbau eines DRAMs einer Ausführungsform;

Fig. 2 ein Schaltbild mit dem Aufbau einer der Auswahl­ schaltungen in Fig. 1 und der benachbarten Be­ reiche der Schaltung;

Fig. 3 ein Zeitablaufdiagramm während der Benutzung zum Verdeutlichen des Datenlesebetriebes eines DRAM nach Fig. 1;

Fig. 4 ein schematisches Blockdiagramm mit einem Ge­ samtaufbau des DRAM entsprechend einer weiteren Ausführungsform;

Fig. 5 ein Schaltbild mit einem Beispiel einer in Fig. 4 gezeigten Auswahlblockbestimmungsschaltung;

Fig. 6 ein Schaltbild mit einem Aufbau einer in der in Fig. 4 gezeigten Ausgleichsschaltungen;

Fig. 7 ein schematisches Blockdiagramm mit dem Gesamtauf­ bau eines in Blöcken eingeteilten herkömmlichen DRAM;

Fig. 8 ein Schaltbild mit dem internen Aufbau einer der in Fig. 7 gezeigten Blöcke;

Fig. 9 ein Schaltbild mit dem Aufbau einer der in Fig. 7 gezeigten Auswahlschaltungen; und

Fig. 10 ein Zeitablaufdiagramm während der Benutzung zum Verdeutlichen des Datenlesebetriebes eines in Fig. 7 gezeigten DRAM.

Die Fig. 1 ist ein schematisches Blockdiagramm mit einer Ge­ samtkonfiguration eines DRAM entsprechend einer Ausführungsform.

Wie in Fig. 1 gezeigt, umfaßt der DRAM acht Blockbestimmungs­ schaltungen 17, die entsprechend jeweils allen Blöcken 101 - 108 vorgesehen sind, und die im Speicherzellenfeld 1 zusätzlich zum Aufbau eines in Fig. 7 gezeigten herkömmlichen DRAM ent­ halten sind.

Im Gegensatz zum herkömmlichen Fall ist jede Auswahlschaltung 18 so aufgebaut, daß sie sowohl von einem Ausgabesignal der Bestimmungsschaltung für den ausgewählten Block 17, die jeweils für einen entsprechenden Block vorgesehen ist, als auch einem Ausgleichssteuersignal EQ von einer Ausgleichssteuersignalgene­ ratorschaltung 5 gesteuert wird. Da der Aufbau der Betrieb der anderen Bereiche des DRAM der vorliegenden Ausführungsform identisch mit dem des in Fig. 7 gezeigten DRAM sind, wird deren Beschreibung nicht wiederholt.

Die Fig. 2 ist ein Schaltbild einer Schaltung mit dem Aufbau einer Ausgleichsschaltung 18 und einem genauen Aufbau der Schaltungsumgebung der Auswahlschaltung für den gewählten Block 17. Die Fig. 2 zeigt beispielhaft nur den einem Block entspre­ chenden Bereich.

Wie in Fig. 2 gezeigt, empfängt jede ausgewählte Blockauswahl­ schaltung 17 die selben Signale wie die, die von einem X-Vor­ dekoder 8 und einem Y-Vordekoder 9 an einen Zeilendekoder 12 bzw. einen Spaltendekoder 13 innerhalb eines entsprechenden Blocks angelegt werden. Jede ausgewählte Blockbestimmungsschal­ tung 17 dekodiert die empfangenen Signale und bestimmt, ob der betreffende Block sich in einem ausgewählten Zustand befindet, und legt ein Bestimmungssignal BS an eine entsprechende Aus­ gleichsschaltung 18 an. Jede Auswahlschaltung 18 umfaßt einen Inverter 181, der ein Ausgleichssteuersignal EQ invertiert, sowie ein NAND-Gatter 182, das ein Ausgabesignal des Inverters 181 sowie ein Bestimmungssignal BS einer entsprechenden Block­ auswahlbestimmungsschaltung 17 als Eingabesignal empfängt, sowie einen N-Kanal-MOS-Transistor 40, der zwischen den Daten­ leitungen 201 und 202 des entsprechenden Blocks verbunden ist.

Ein Ausgabesignal EQI des NAND-Gatters 182 wird an das Gate des Transistors 40 angelegt.

Daher werden das Ausgleichen und dessen Auslösung der I/O-Lei­ tungen 201, 202 in jedem Block direkt nicht durch das Auswahl­ steuersignal EQ durchgeführt sondern durch ein Ausgabesignal EQI eines NAND-Gatters 182 in der entsprechenden Ausgleichs­ schaltung 18.

Bei der vorliegenden Ausführungsform gibt jede Bestimmungs­ schaltung für einen ausgewählten Block 17 das Bestimmungssi­ gnal BS mit hohem Pegel aus, wenn ein entsprechender Block sich in einem ausgewählten Zustand befindet, und ein Bestimmungssi­ gnal BS mit niedrigem Pegel aus, wenn ein entsprechender Block sich in einem nicht ausgewählten Zustand befindet.

Wenn das Ausgabesignal BS der Blockbestimmungsschaltung 17 sich auf hohem Pegel befindet, arbeitet das NAND-Gatter 182 als Inverter zum Invertieren des Ausgabesignales des Inverters 181 in der entsprechenden Auswahlschaltung 18. Wenn das Ausgabe­ signal BS der Blockbestimmungsschaltung 17 sich auf niedrigem Pegel befindet, gibt das NAND-Gatter 182 ein Signal eines hohen Pegels aus, unabhängig vom Pegel des Ausgabesignales des Inverters 181 in einer entsprechenden Ausgleichsschaltung 18. Als Ergebnis empfängt das Gate eines Transistors 40 in jeder Auswahlschaltung 18 ein Potential mit demselben Logikpegel wie das des Auswahlsteuersignales EQ nur dann, wenn ein entspre­ chender Block sich in einem ausgewählten Zustand befindet und wenn der entsprechende Block sich in einem nicht ausgewählten Zustand befindet, empfängt es stets ein Potential eines hohen Pegels unabhängig vom Ausgleichssteuersignal EQ.

Daher wird das Ausgleichen der Datenleitungen 201 und 202 in jedem der Blöcke 101-108 nur für einen gewissen Zeitraum τ durchgeführt und dann ausgelöst, wenn immer externe Adreßsi­ gnale Φ1-Φn sich ändern, wie beim herkömmlichen Fall, wenn sich der Block in einem ausgewählten Zustand befindet. Wenn allerdings ein Block nicht ausgewählt wird, wird das Ausgleichssignal nicht ausgelöst, selbst wenn externe Adreßsi­ gnale Φ1-Φn sich ändern.

Die Fig. 3 ist ein Zeitablaufdiagramm mit Potentialänderungen von Hauptsteuersignalen und Signalleitungen beim Datenlesen aus einem DRAM. Die Fig. 3 zeigt ein Beispiel, bei welchem Daten aufeinanderfolgend aus einer Mehrzahl von Speicherzellen MC ausgelesen werden, die in einer Zeile im selben Block angeord­ net sind.

Da die Bereiche mit Ausnahme der Blockbestimmungsschaltungen 17 und der Auswahlschaltungen 18 wie im herkömmlichen Fall arbeiten, ändern sich beim DRAM der vorliegenden Ausführungs­ form das Zeilenadreßprüfsignal /RAS, die externe Adreßsignale Φ1-Φn, ein Potential auf einer Wortleitung WL in einem Block im ausgewählten Zustand, eine Potentialdifferenz zwischen jeder Bitleitung BL1 und der mit der Bitleitung BL1 im ausge­ wählten Block verbundene Bitleitung BL2, ein Potential der Spaltenauswahlleitung DSL im ausgewählten Block sowie die Potentiale auf den I/O-Leitungen 201 und 202 im ausgewählten Block wie im herkömmlichen Fall, und diese Änderungen sind in Fig. 3(a), (b), (c), (d), (e) bzw. (f) gezeigt. Die Potentiale der Datenleitungen 201 und 202 (Fig. 3(i)) ändern sich nicht in einem Block im nicht ausgewählten Zustand.

Allerdings entspricht nur in der Auswahlschaltung 18, die einem Block im ausgewählten Zustand entspricht, das heißt von welchem Daten ausgelesen werden, das Signal EQI der selben Potential­ änderung wie der des Auswahlsteuersignales EQ, wie in Fig. 3(h) gezeigt. Bei der einem Block in einem nicht ausgewählten Zustand entsprechenden Auswahlschaltung 18, das heißt aus dem Daten nicht gelesen werden, befindet sich das Signal EQI stets auf hohem Pegel wie in Fig. 3(c) gezeigt.

Allerdings wird in einem Block im ausgewählten Zustand der Ausgleich der I/O-Leitungen 201 und 202 nur einer gewissen Zeitperiode τ gelöst, nachdem die externen Adreßsignale Φ1-Φn sich ändern, zum Auslesen von Daten aus einer Speicherzelle verschieden von der vorhergehend ausgewählten. Als Ergebnis er­ scheinen in einem Block im ausgewählten Zustand in der ausge­ wählten Speicherzelle gespeicherte Daten auf dem I/O-Leitungs­ paar 2 über ein ausgewähltes Bitleitungspaar BL, einen mit dem Bitleitungspaar BL verbundenen Leseverstärker 14 sowie einem Transfergatter 15.

Anders als im herkömmlichen Fall wird in einem Block im nicht ausgewählten Zustand das Ausgleichen der I/O-Leitungen 201 und 202 nicht ausgelöst, selbst nachdem die externen Adreßsignale Φ1-Φn sich ändern. Allerdings müssen für einen Block im nicht ausgewählten Zustand keine gespeicherten Daten einer der Speicherzellen auf dem I/O-Leitungspaar 2 erscheinen. Daher entsteht kein Problem, selbst wenn das Ausgleichen von I/O-Leitungen 201 und 202 eines Blockes im nicht ausgewählten Zustand nicht ausgelöst wird.

Dabei wird bei der vorliegenden Ausführungsform aus den Transistoren 40 (nachfolgend als Ausgleichstransistoren bezeichnet), die mit den entsprechenden I/O-Leitungspaaren 2 aller Blöcke 101-108 zum Ausgleichen der Datenleitungen 201, 202 verbunden sind, nur für einen Transistor, der entsprechend einem Block im ausgewählten Zustand vorgesehen ist, das Gate­ potential in einem Lesezyklus geändert. Als Ergebnis wird der zum Laden/Entladen der Gates der Ausgleichstransistoren 40 beim Datenlesen gebrauchte Strom deutlich gegenüber dem herkömmli­ chen Fall vermindert.

Bei der obigen Ausführungsform wird die Blockbestimmungsschal­ tung 17 für den ausgewählten Block entsprechend für jedem Block vorgesehen, zum Bestimmen, welcher Block in einem ausgewählten Zustand sein soll, und jeder Ausgleichstransistor 40 des ent­ sprechenden Blocks würde durch ein Ausgangssignal der entsprechenden Blockbestimmungsschaltung zu den ausgewählten Block 17 gesteuert, unabhängig von anderen Auswahltransistoren; allerdings kann eine Mehrzahl von Steuersignalen, die jeweils an die Gates aller Ausgleichstransistoren 50 angelegt werden, gemeinsam erzeugt werden, so daß jeder Ausgleichstransistor 40 unabhängig vom anderen Ausgleichstransistor gesteuert wird. Die Fig. 4 ist ein schematisches Blockschaltbild mit einem Gesamt­ aufbau eines DRAM für einen derartigen Fall und zeigt eine weitere Ausführungsform der vorliegenden Erfindung.

Wie in Fig. 4 gezeigt, im Gegensatz zur Ausführungsform nach Fig. 1, wird bei dem DRAM ein Ausgabesignal der Blockbe­ stimmungsschaltung 19 für den ausgewählten Block in einer Auswahlsteuersignalgeneratorschaltung 20 eingegeben, und je­ weilige Ausgleichssteuersignale EQ1-EQ8 werden an alle Ausgleichsschaltungen 4 von der Ausgleichssteuersignalgene­ ratorschaltung 20 angelegt.

Aufbau und Betrieb der DRAM der vorliegenden Ausführungsform entsprechen denen des DRAM nach Fig. 1, mit Ausnahme der Blockbestimmungsschaltung für den ausgewählten Block 19, der Ausgleichssteuersignalgeneratorschaltung 20 und der Ausgleichsschaltung 4, und eine Beschreibung wird nicht wiederholt.

Im Gegensatz zu der oben aufgeführten Ausführungsform dekodiert die Blockbestimmungsschaltung 19 Ausgabesignale des X-Vordeko­ ders 8 des Y-Vordekoders 9 und erzeugt acht Signale BS1-BS8. die anzeigen, ob einer der Blöcke 101-108 des Speicherzellen­ feldes 1 sich in einem ausgewählten Zustand befindet.

Bei der vorliegenden Ausführungsform zeigt jedes der Ausgabe­ signale BS1-BS8 der Blockbestimmungsschaltung 19 an, daß sich der entsprechende Block in einem ausgewählten Zustand befindet, bei hohem Pegel, und daß sich der entsprechende Block im nicht ausgewählten Zustand befindet, bei niedrigem Pegel.

Die Ausgleichssteuersignalgeneratorschaltung 20 wird durch die Steuerschaltung so gesteuert, daß beim Datenlesen nur ein Aus­ gleichssteuersignal hohen Pegel erreicht, das an die Auswahl­ schaltung 4 angelegt wird, die einem Block entspricht, der durch Bestimmung der Blockbestimmungsschaltung 19 als in einem ausgewählten Zustand befindlich bestimmt wird, und alle anderen sieben Ausgleichssteuersignale erreichen niedrigen Pegel als Reaktion auf ein Erkennungssignal der Adreßänderungserkennungs­ schaltung 10.

Die Fig. 6 ist ein Schaltbild mit einem Aufbau jeder Auswahl­ schaltung 4. Beispielhaft wird nur der Aufbau einer Ausgleichsschaltung 4 in Fig. 6 gezeigt.

Wie in Fig. 6 gezeigt, ist bei der vorliegenden Ausführungs­ form jede Ausgleichsschaltung 4 nur aus einem N-Kanal-MOS-Tran­ sistor 40 gebildet, der zwischen von I/O-Leitungen 201 und 202 eines entsprechenden Blockes verbunden ist, wie beim in Fig. 7 gezeigten herkömmlichen DRAM.

Jedes der Ausgleichssteuersignale EQ1-EQ8 der Ausgleichs­ steuersignalgeneratorschaltung 20 wird an das Gate des entspre­ chenden Ausgleichstransistors 40 angelegt.

Die Fig. 8 ist ein Schaltbild mit einem Beispiel des Aufbaues der Ausgleichssteuersignalgeneratorschaltung 20.

Wie in Fig. 5 gezeigt, umfaßt die Ausgleichssteuersignalgene­ ratorschaltung 20 z. B. eine Signalgeneratorschaltung für ein ursprüngliches Ausgleichssteuersignal 21, ein NAND-Gatter 22 sowie einen Inverter 23, die für jeden der Blöcke 101-108 vorgesehen sind.

Die Steuersignalgeneratorschaltung für das ursprüngliche Aus­ gleichssteuersignal 21 wird durch eine Steuerschaltung 11 so gesteuert, daß beim Datenlesen ein Signal dessen Pegel sich auf "high" nur während eines gewissen Zeitraumes τ befindet, als Reaktion auf ein Erkennungssignal der Adreßänderungserkennungs­ schaltung 10 erzeugt wird. Das heißt, dasselbe Signal wie das von der in Fig. 1 gezeigten Auswahlsteuersignalgeneratorschal­ tung 5, das Ausgleichssteuersignal EQ, wird von der Steuersi­ gnalgeneratorschaltung für das ursprüngliche Auswahlsteuer­ signal 21 erzeugt.

Jeder Inverter 23 invertiert das Ausgabesignal EQ der Signal­ generatorschaltung für das ursprüngliche Ausgleichssteuersi­ gnal 21 und legt dieses an das entsprechende NAND-Gatter 22 an.

Jedes NAND-Gatter 22 empfängt ein Ausgabesignal des entspre­ chenden Inverters 23 und eines der Ausgabesignale BS1-BS8 der Blockbestimmungsschaltung für den ausgewählten Block 19, wobei dieses Ausgabesignal zeigt, ob sich der entsprechende Block in einem ausgewählten Zustand oder in einem nicht ausgewählten Zustand befindet. Ausgabesignale von jeweiligen NAND-Gattern 22 werden als acht Ausgleichssteuersignale EQ1-EQ8 benutzt.

Daher entspricht jedes der Auswahlsteuersignale EQ1-EQ8 dem selben Logikpegel wie der des Ausgleichssteuersignales EQ, wenn ein entsprechendes Bestimmungssignal BS1-BS8 sich auf hohem Pegel befindet, und es steht auf hohem Pegel unabhängig von einem Logikpegel des Ausgleichssteuersignales, wenn das ent­ sprechende Bestimmungssignal sich auf niedrigen Pegel befindet. Das heißt, beim Datenlesen erreicht das entsprechende der Aus­ gleichssteuersignale EQ1-EQ8 niedrigen Pegel nach einem vor­ bestimmten Zeitpunkt als Reaktion auf ein Erkennungssignal der Adreßänderungserkennungsschaltung 10, wenn der Block sich in einem nicht ausgewählten Zustand befindet, und es erreicht keinen niedrigen Pegel, selbst wenn die Adreßänderungserken­ nungsschaltung 10 das Erkennungssignal ausgibt.

Daher fährt jeder Ausgleichstransistor 40 fort, die I/O-Leitun­ gen 201 und 202 eines entsprechenden Blocks auszugleichen, weil sein Gatepotential auf hohen Pegel bleibt, solange bis der ent­ sprechende Block in einem nicht ausgewählten Zustand befindet.

Als Ergebnis kann also auch bei der vorliegenden Ausführungs­ form derselbe Effekt wie bei der obigen Ausführungsform er­ reicht werden.

In jeder beliebigen der obigen Ausführungsformen ist der Aus­ gleichstransistor 40 ein N-Kanal-MOS-Transistor, allerdings kann er ein P-Kanal-MOS-Transistor sein. Allerdings sind in einem derartigen Fall die Blockbestimmungsschaltungen für den ausgewählten Block 17, 19 und die Ausgleichssteuersignalgene­ ratorschaltungen 5, 20 so aufgebaut, daß ein an ein Gate jedes Ausgleichsstransistors angelegtes Steuersignal hohen Pegel nach einer vorbestimmten Zeit erreicht, als Reaktion auf ein Erken­ nungssignal einer Adreßänderungserkennungsschaltung 10, wenn ein entsprechender Block sich in einem ausgewählten Zustand befindet, und auf niedrigem Pegel verbleibt, unabhängig von der Erzeugung eines Erkennungssignales der Adreßänderungserken­ nungsschaltung 10, wenn der entsprechende Block sich in einem nicht ausgewählten Zustand befindet.

Selbst wenn die Anzahl von gleichzeitig zu aktivierenden Blocks beim Datenlesen und Datenschreiben mehr als 1 beträgt, kann derselbe Effekt wie bei der obigen Ausführungsform erreicht werden.

Obwohl bei den obigen Ausführungsformen eine Eingabeleitung zum Empfangen von externen Daten beim Datenlesen und eine Ausgabe­ leitung zum externen Übertragen von Lesedaten beim Datenlesen aus gemeinsamen Signalleitungen gebildet sind (I/O-Leitungspaar 2), kann die vorliegende Erfindung auf eine Vorrichtung ange­ wendet werden, bei der diese Leitungen aus verschiedenen Signalleitungen gebildet sind.

Die vorliegende Erfindung ist nicht nur auf einen DRAM mit einem in acht Blöcken eingeteilten Speicherzellenfeld anwend­ bar, sondern auch auf eine generelle Halbleiterspeichervor­ richtung, bei welcher ein Speicherzellenfeld in eine Mehrzahl von Blöcken eingeteilt ist, und jedes Ausgabeleitungspaar aus­ geglichen werden muß.

Claims (8)

1. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Blöcken (101-108), die jeweils eine Mehrzahl von Speicherzellen (MC) aufweisen,
einer Mehrzahl von Ausgabeleitungspaaren (2), die entsprechend der Mehrzahl von Blöcken (101-108) vorgesehen sind, und die jeweils eine erste und eine zweite Ausgabeleitung (201, 202) aufweisen, die zum externen Übertragen von komplementären Datensignalen aus einem entsprechenden Block dienen,
einer Auswahlvorrichtung (8, 9) zum Auswählen von mindestens einem aus der Mehrzahl von Blöcken (101-108), als Reaktion auf ein Adreßsignal, und
einer Mehrzahl von Ausgleichsvorrichtungen (4, 18), die ent­ sprechend der Mehrzahl von Blöcken (101-108) vorgesehen sind, und die jeweils die erste und zweite Ausgabeleitung eines ent­ sprechenden Blockes ausgleichen,
gekennzeichnet durch
eine Ausgleichssteuervorrichtung (5, 10, 17, 19) zum Auslösen des Ausgleichsvorganges durch die Auswahlvorrichtung, die ent­ sprechend dem durch die Auswahlvorrichtung (8, 9) ausgewählten mindestens einen Block vorgesehen ist, als Reaktion auf eine Änderung des Adreß­ signales beim Datenleser, wobei die Ausgleichssteuervorrichtung (5, 10, 17, 19) eine Adreßänderungserkennungsvorrichtung (10) umfaßt, zum Erkennen einer Änderung des Adreßsignales,
eine Bestimmungssignalerzeugungsvorrichtung (5) umfaßt, zum erzeugen eines Bestimmungssignals (EQ) das das Auslösen des Aus­ gleichens zu einem vorbestimmten Zeitpunkt bestimmt, als Reaktion auf ein Erkennungsausgangssignal der Adreßänderungs­ erkennungsvorrichtung (10), und
eine Mehrzahl von Bestimmungsvorrichtungen (17) aufweist, die entsprechend der Mehrzahl von Blöcken (101-108) vorgesehen sind, und die jeweils bestimmen, ob ein entsprechender Block der mindestens ein ausgewählter Block ist, als Reaktion auf ein Ausgangssignal (BS) der Auswahlvorrichtung (8, 9).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
jede der Mehrzahl von Ausgleichsvorrichtungen (4, 18) ein Feldeffekthalbleiterelement (40) aufweist, das einen ersten und einen zweiten Leiteranschluß aufweist, die mit der ein entspre­ chendes Ausgabeleitungspaar bildenden ersten bzw. zweiten Aus­ gabeleitung verbunden sind, sowie einen Steueranschluß aufweist,
wobei die Ausgleichssteuervorrichtung (5, 10, 17, 19) ein Potential des Steueranschlusses des Feldeffekthalbleiterelements steuert.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der Mehrzahl von Ausgleichsvorrichtungen (18) eine elektrische Verbindung zwischen der ein entsprechendes Ausgabe­ leitungspaar bildenden ersten und zweiten Ausgabeleitung steuert, als Reaktion auf ein Bestimmungsausgangssignal (BS) einer entsprechenden Bestimmungsvorrichtung und das Bestimmungssignal (EQ).

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
jede der Mehrzahl von Ausgleichsvorrichtungen (18) ein Schaltelement (40) umfaßt, das zwischen der ein entspre­ chendes Ausgabeleitungspaar bildenden ersten und zweiten Aus­ gabeleitung verbunden ist, und
eine Steuersignalgeneratorvorrichtung (181, 182) umfaßt, zum Erzeugen eines Steuersignals, das ein Einschalten/Ausschalten des Schaltelements (40) als Reaktion auf das Bestimmungsaus­ gangssignal der entsprechenden Bestimmungsvorrichtung und das Bestimmungssignal steuert.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet daß, die Steuersignalgeneratorvorrichtung (181, 182) eine Logikschaltung (181, 182) umfaßt, zum Erzeugen eines ersten Steuersignals, das ein entsprechendes Schaltelement ausschaltet, als Reaktion auf das Bestimmungssignal, wenn ein Bestimmungsausgangssignal einer entsprechenden Bestimmungs­ vorrichtung anzeigt, daß ein entsprechender Block der mindestens eine ausgewählte Block ist, und zum Erzeugen eines zweiten Steuersignals, welches ein entsprechendes Steuerelement einschaltet, unabhängig von dem Bestimmungssignal, wenn das Bestimmungsaus­ gangssignal der entsprechenden Bestimmungsvorrichtung anzeigt, daß der entsprechende Block nicht der mindestens eine ausgewählte Block ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
die Logikschaltung (181, 182) eine Invertervorrichtung (181) umfaßt, zum Invertieren des Anzeigesignales, und eine Zweieingang-NAND-Gattervorrichtung (182) umfaßt, zum Empfangen eines Ausgangssignals der Invertervorrichtung (181) und des Bestimmungsausgangssignales der entsprechenden Bestimmungsvor­ richtung,
wobei das Bestimmungssignal für einen ersten Logikpegel steht, und
jede der Mehrzahl von Bestimmungsvorrichtungen (17) das Be­ stimmungsausgangssignal eines zweiten Logikpegels erzeugt, wenn der entsprechende Block der mindestens eine ausgewählte Block ist, und das Bestimmungsausgangssignal mit dem ersten Logikpegel erzeugt, wenn der entsprechende Block nicht der mindestens eine ausgewählte Block ist.

7. Halbleiterspeichervorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Schaltelement (50) ein Feldeffekthalbleiterelement auf­ weist, mit einem ein Ausgangssignal einer entsprechenden Logikschaltungsvorrichtung entsprechenden Steuersignals, einem ersten mit einer entsprechenden ersten Ausgangsleitung verbun­ denen Leiteranschluß sowie einem mit einer entsprechenden zweiten Ausgabeleitung verbundenen zweiten Leiteranschluß.

8. Verfahren zum Betreiben einer Halbleiterspeichervorrichtung nach Anspruch 1 mit den Schritten:
Auswählen des mindestens einen der Mehrzahl von Blöcken (101-108) als Reaktion auf ein Adreßsignal,
Erkennen einer Änderung des Adreßsignals,
Ausgleichen der ersten und zweiten Ausgabeleitung, die entsprechend dem mindestens einen ausgewählten Block vorgesehen sind, für eine gewisse Zeitperiode als Reaktion auf das Erkennen, und
Beibehalten der ersten und zweiten Ausgabeleitungen, die ent­ sprechend jedem der Blöcke mit Ausnahme des mindestens einen ausgewählten Blockes vorgesehen sind, im ausgeglichenen Zustand, unabhängig von der Erkennung.