DE2657878A1 - Schaltungsanordnung fuer ein zeitmultiplex-nachrichtenuebertragungssystem zum empfangsseitigen kanalweisen zusammenstellen von in form von ueberrahmen uebertragenen informationen - Google Patents

Description

STANDARD ELEKTRIK LORENZ

STUTTGART "

C.Heckel-D.Wimmer-F.Knabe 2-1-4

Schaltungsanordnung für ein Zeitmultiplex-Nachrichtenübertragungssystem zum empfangsseitigen kanalweisen Zusammenstellen von in Form von überrahmen übertragenen Informationen

Die Erfindung betrifft eine Schaltunasanordnung zum empfangsseitigen kanalweisen Zusammenstellen von bestimmten Informationen, insbesondere Signalisierinformationen, die jeweils innerhalb der η Kanäle eines digitalen Zeltmultiplex-Nachrichtenübertragungssystems über m Fahnen verteilt in Form von Uberrahmen übertragen werden können.

Bei digitalen Zeitmultiplex-Nachrichtenübertragungssystemen, bei denen η Kanäle einen Rahmen bilden, und in jedem Kanal eine Information, z.B. eine der Betriebsüberwachung dienende Signalisierinforiration, über m Rahmen verteilt gesendet wird, ist es bekannt, diese Bits für jeden Kanal getrennt in Schieberegistern seriell zu sammeln, und auszulesen, sobald ein Uberrahmenendezeichen für einen Kanal empfangen wird. Dieses Auslesen muß abgeschlossen sein, bevor das überrahmenendezeichen eines anderen Kanals empfangen wird. Im ungünstigsten Falle ist dieser Kanal bereits der unmittelbar folgende Kanal,so daß die Auslesezeit kürzer als der minimale Zeitabstand zwischen zwei aufeinander-

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18.11.1976

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folgenden empfangenen Kanalinf orinationen sein muß. Dies bedeutet eine hohe Verarbeitungsgeschwindigkeit der empfangenen Kanalinformationen und damit beträchtlich teuere Bauelemente.

Aufgabe

Es ist daher die Aufgabe der Erfindung, eine Schaltungsanordnung der genannten Art anzugeben, die eine langsamere Verarbeitungsgeschwindigkeit der empfangenen Informationen erlaubt.

Lösung

Die Aufgabe wird mit den im Patentanspruch 1 angegebenen Mitteln gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.

Beschreibung

Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert.

Es zeigt

Fig.1 den Rahmenaufbau eines Zeitmultiplex-Vielfachzugriffssystems;

Fig.2 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung;

Fig.3 ein Diagramm der in Fig.2 vorkommenden Impulsfolgen;

Fig.4 eine Speicheradressierung über eine Dauer von zwei Rahmenperioden ·

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Das nachstehend beschriebene Ausführungsbeispiel bezieht sich auf ein spezielles Zeitmultiplexsystem, nämlich ein Vielfachzugriffs-Zeitmultiplexsystem (TDMA). Jedoch ist die Erfindung allgemein auf Zeitmultiplexsy steine anwendbar, bei denen bestimmte Informationen eines Kanals in Form eines Überrahmens über mehrere Rahmen verteilt übertragen werden und empfangsseitig wieder zusammengestellt werden müssen. Zur Klarstellung der verwendeten Begriffe sei daher bereits an dieser Stelle betont, daß den Kanälen eines allgemeinen Zeitmultiplexsystems die Zeitschlitze des hier beschriebenen Vlelfachzugriffs-Zeitmultiplexsystems und den Kanalinformationen die während der Zeitschlitze von den Erdefunkstellen cresendeten Bursts entsprechen.

Die Fig.1 zeigt den Rahmenaufbau eines TDMA-Systems mit η teilnehmenden Erdefunkstellen oder Stationen. Während der Dauer eines Rahmens von 750 ps sendet jede Station einmal ihre Information in einem bestimmten Zeitschlitz zum Satelliten, der ihr so zugeordnet ist, daß die von den η Stationen ausgesendeten Informationen nacheinander am Satelliten eintreffen und sich dort zeitlich nicht überlappen. Den Rahmenanfang bildet ein von einer der Stationen ausgesendeter Referenzburst, auf den die η Stationen die Aussendung ihrer Informationen, die im folgenden Datenbursts genannt werden, synchronisieren. Jeder Datenburst beginnt mit der Präambel, an die sich die Informationsbits aus den an diese Station angeschlossenen Datenkanälen anschließen. Die Präambel enthält 60 Bits für die Träger- und Bittaktsynchronisation, 20 Bits für das Startcodewort, 8 Bits für den Absender,

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4 Bits für einen Signalisierungskanal, 4 Bits für Fernschreibdienstkanäle und 48 Bits für zwei Sprechdienstkanäle.

Nachstehend wird davon nur der Signalisierungskanal betrachtet, da die Erfindung speziell dazu dient, die Signalisier informationen für die Steuerung und t*berwachung systeminterner Funktionen der verschiedenen Erdefunkstellen empfangsseitig zu verarbeiten.

Ein Wort dieser Signalisier informationen besteht aus 40 Bits, so daß 10 Rahmen benötigt werden, um ein vollständiges Wort von 10.4=40 Bits zu übertragen.

Derjenige Burst, in dem die letzten 4 des 40-Bit-Signalisierwortes dieses Kanals enthalten sind, wird dadurch gekennzeichnet, daß sein Startcodewort in invertierter Form gesendet wird. Ein invertiertes Startcodewort stellt also ein Überrahmenende-Zeichen im betreffenden Kanal dar.

Da jede Station die von jeder anderen Station ausgesendeten Bursts empfängt, muß sie prüfen, ob die in dem jeweiligen Burst enthaltene Signalisierinformation zunächst notwendig,

die auf Uberrahmen von 10 Rahmen verteilten 40-Bit-Wörter empfangsseitig zusammenzustellen.

Die dazu vorgesehene Schaltungsanordnung (nach Fig.2) eignet sich für ein Vielfachzugriffs^Zeitmultiplexsystem mit maximal 15 teilnehmenden Stationen oder Kanälen, d.h. innerhalb des Rahmens von 750 ys Dauer treffen maximal 15 Bursts am Satelliten ein (n=15). na

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ein Signalisierwort einer Station über 10 überrahmen verteilt ist, ist es notwendig, die Rignalisierbits aus den 15 Bursts eines Rahmens über 10 Rahmen hinweg zu speichern, d.h. es ist ein Speicher erforderlich, der wenigstens 10-· 15=150 Wörter mit jeweils 4 Bits speichern kann. Die vorliegende Schaltungsanordnung verwendet einen Speicher (20) mit wahlfreiem Zucrriff (RAM) mit einer Speicherkapazität von 256 Wörtern mit jeweils 5 Bits. Vier Bits davon dienen jeweils zum Speichern der vier Signalisierbits pro Burst jedes Rahmens,und das fünfte Bit wird zur Markierung des Überrahmenendes verwendet. Mit jedem empfangenen Burst, der eine Signalisierinformation enthält, gelangen die vier Signalisierbits a, b, c, d und das Bit UE, das angibt, ob diese vier Signalisierbits die letzten eines Signalisierwortes sind oder nicht, von nicht gezeigten Einrichtungen in paralleler Form auf 5 Eingänae des Speichers 20. uberrahmenende-Bit UE durchläuft zuvor eine UND-Schaltung 21, deren Funktion später erläutert wird, über 8 Adresseingänge A1 bis A8 erhält der Speicher die Wortadresse in Form einer 8-stelligen Dualzahl

(2 =256), die jeweils eine der 256 Speicherzellen angibt, in die die 5 Bits eines Bursts eingeschrieben oder aus denen diese ausgelesen werden.

Um die eintreffenden Wörter nach Kanal und Rahmen zu ordnen, ist die gesamte Adresse A1 bis A8 in zwei Gruppen aufgeteilt. Die Bits A1 bis A4 bestimmen die Rahmenadresse und die Bits A5 bis A8 die Kahaladresse. Die Signalisierbits lassen sich also über 16 Rahmen speichern, wobei innerhalb jedes Rahmens 16 Kanaladressen vorgesehsr sind. Da jedoch nur 15 Bursts, d.h. 15 Kanäle, vorhanden

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sind, bleibt die höchste Kanaladresse, nämlich 1?, frei.

Die den Speicher 20 aus Fig.2 steuernden Baugruppen werden nun im Zusammenhang mit der Fig.3 erläutert.

Die in Fig.2 gezeigte Schaltungsanordnung erhält folgende Eingangssignale:

Einen Grundtakt GT, der vom Symboltakt des Systems abgeleitet ist, zur Steuerung eines Taktgenerators 22, einen Rahmentakt RFR, dessen Impulse jeweils von einen? Referenzburst abgeleitet sind, Impulse DBP, die jeweils von einem empfangenen Datenburst abgeleitet sind, Impulse TP, die nur dann auftreten, wenn ein empfangener Datenburst eine Signalisierinformation enthält, sowie die Signalisierinformation INF als parallele Bits a, b, c, d und das Überrahmenende-Bit WE.

Die Rahmenadresse A1 bis A4 des Speichers 20 wird in Abhängigkeit von einem Rahmenadressenzähler 23 bestimmt. Dieser ist ein Dualzähler, der zyklisch von 0 bis 15 zählt und mit dem Rahmentakt RFR, also in Zeitabständen von 750 ys, fortgeschaltet wird. Mit dem Rahmentakt PFR wird außerdem der Taktgenerator 22, dessen Funktion später weiter beschrieben wird, synchronisiert, und es werden zwei Dualzähler, der Kanal-Schreibadressenzähler 24 und der Kanal-Leseadressenzähler 25 zurückgestellt. Der Kanal-Schreibadressenzähler 24 wird mit jedem der Impulse DBP fortgeschaltet und bestimmt die Kanaladresse, unter der eine mit dem jeweiliaen Burst empfangene Signalisierinforination INF in den Speicher eingeschrieben wird. Der Kanal-Leseadressenzähler 25

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wird von einer vom Taktgenerator 22 erzeugten Lese-Taktimpulsfolge L (Fig.2) in regelmäßigen Zeitabständen 15 mal während einer Rahmenperiode von 750 με fortgeschaltet. Die dadurch jeweils bestimmte Adresse dient, wie noch beschrieben wird, als Kanal-Leseadresse.

Die Schreib- und Lesephasen des Speichers 20, d.h. die Zeiten, zu denen eine Information in den Speicher eingeschrieben werden kann und zu denen eine Information aus ihm ausgelesen werden kann, bestimmt der Taktgenerator 22 auf die folgende Weise.

Er unterteilt jede Periode der Lese-Taktimpulsfolge L zunächst in 15 gleiche Abschnitte wie dies in Fig.2 für die sechste Periode gezeigt ist. Aus dieser Taktimpulsfolge, deren Frequenz das 15-fache der Lesetaktimpulsfolge beträgt, leitet der Taktgenerator in der cTezeicrten Weise eine Taktimpulsfolge LS ab, deren Tastverhältnis ungleich 1 ist, und die die Schreib- und Lesenhase bestimmt. Die Schreibphase ist dreimal so lang wie die Lesephase. Dieser Takt LS steuert einen Umschalter 26 derart, daß dieser während jeder Lesephase die gerade an seinem einen Eingang anliegende Kanal-Leseadresse und während jeder Schreibphase die gerade an seinem anderen Eingang anliegende Kanal-Schreibadresse als Kanaladresse A5 bis A8 zum Speicher 20 durchschaltet.

Außerdem steuert der Takt 25 einen weiteren Umschalter 27, derart, daß dieser wahrend jeder Schreibphase die von den Ausgängen des Rahmenadressenzählers 23 auf seine Eingänge 5 gelangende Adresse und während jeder Lese-

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phase die an den Ausgängen eines dritten Umschalters 28 gerade erscheinende Adresse als Rahmenadresse A1 bis A4 zum Speicher 20 durchschaltet. An den Einaängen des Umschalters 28 liegt einerseits eine Rahmen-Leseadresse und andererseits eine Rahmen-Ausgabeadresse. Die Rahmen-Leseadresse entsteht dadurch, daß ein Addierer 29

zu der an den Ausgängen des Rahmenadressenzählers 23 erscheinenden Rahmen-Schreibadresse den Wert -1 addiert, wobei er den Zyklus 0-15-0-15 berücksichtigt. Die Rahmen-Ausgabeadresse erscheint an den Ausgängen eines einstellbaren Zählers 30, der mittels eines Addierers 31 auf einen Wert eingestellt wird, der im Zyklus von 0 bis 15 um 5 Zählerstellungen der Pahmen-Schreibadresse vorausgeht. Wenn also die Rahmen-Schreibadresse aerade den Wert 3 hat, so liefert der Addierer 31 den Wert 8, und wenn sie den Wert 13 hat, so liefert der Addierer 31 den Wert 2. Im "Normalfall" wird der Umschalter 2 8 durch ein von einer noch zu beschreibenden Ausgabesteuerung 32 geliefertes Steuersignal im Zustand "Lesen" gehalten.

Bisher wurde erläutert, zu welchen Zeiten welche Adressen an den Adresseneingängen des Speichers 20 liegen, jedoch wurde noch nicht gesagt, was diese Adressen bewirken.

Ob der Speicher 20 die an seinen parallelen Eingängen vorhandenen Bits unter die gerade anliegende Adresse einschreibt, oder die in der damit bezeichneten Speicherzelle gespeicherten 5 Bits zu seinen parallelen Ausgängen durchschaltet, hängt vom Zustand eines an einem Steuereingang STE liegenden Steuersignals ab. Solange dieses Signal positiv ist, steht der Speicher auf "Lesen", so daß die während der Schreib- und Lesephasen adressierten

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Speicherinhalte zu den Ausgängen durchgeschaltet werden. Von dort gelangen die 4 Informationsbits auf 4 parallele Eingänge eines Schieberegisters, und das fünfte Bit UE, das angibt, ob die anderen vier Bits das Ende eines Uberrahmens bilden, gelangt auf einen Eingang der Ausgabesteuerung 32.

Zur Umsteuerung des Speichers von "Lesen" auf "Schreiben" sowie zur zeitgerechten Verarbeitung der während des Zustands "Lesen" an den Speicherausgängen erscheinenden Informationen dienen weitere vom Taktgenerator 22 gelieferte Signale, die bisher noch rieht erwähnt wurden.

Der Taktgenerator 22 erzeugt eine Taktimpulsfolae PU (Fig.3), deren Impulsfolgefrequenz gleich der der Taktimpulsfolge LS ist, die die Lese- und Schreibphasen bestimmt. Außerdem gibt er eine Taktimpulsfolge ST ab, deren Impulsfolgefrequenz gleich der vierfachen von PU ist.

Wie bereits erwähnt, erhält der Taktgenerator 22 immer dann einen Impuls TP, wenn in einem gerade empfangenen Burst eine Signalisierinformation (INF) enthalten ist, die an den Eingängen des Speichers bereitsteht, um eingespeichert zu werden.

Fällt dieser Impuls TP in eine Schreibphase, so gibt der Taktgenerator noch in dieser Schreibphase mit dem nächsten Impuls ST einen negativen Schreibeimpuls W ab, während dessen Dauer die Einaangsinformation unter die zu diesem Zeitpunkt anlieaende

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Schreibadresse eingeschrieben wird. Fällt der Impuls TP dagegen in eine Lesephase, so wird der Schreibimpuls erst in der darauffolgenden Schreibphase abgegeben. Somit ist sichergestellt, daß jede Eingangsinformation in den Speicher übernommen wird, ohne daß das Lesen durch das Schreiben gestört wird. Daher kann das Einspeichern bei der weiteren Beschreibung außer Acht gelassen werden.

Die Auswertung der zu den Ausgängen des Speichers 20 geschalteten Informationen geschieht nun wie folgt.

Die Ausgabesteuerung 32 gibt auf ihrer Ausganqslei tuner AGZ normalerweise ein negatives Potential ab, das, wie erwähnt, den Umschalter 28 im Zustand "Lesen" hält. Dieses negative Potential sperrt auch UND-Schaltungen und 35 für die positiven Taktimpulse PU, die während jeder Lesephase erscheinen. Solange diese Taktimpulse PU dadurch vom Schieberegister 33 und vom einstellbaren Zähler 30 ferngehalten werden, werden die vier parallelen Bits vom Ausgang des Speichers nicht in das Schieberegister 33 übernommen, und der einstellbare Zähler bleibt auf dem durch den Addierer 31 bestimmten Zählerstand stehen.

Neben dem Überrahmenende-Bit UE erhält die Ausgabesteuerung 32 die Taktimpulsfolge PU. Wenn nun während einer Rahmenperiode in der bereits beschriebenen Weise die Kanal-Leseadressen bei festgehaltener Rahmen-Leseadresse von 0 bis 15 durchgeschaltet werden und die Ausgabesteuerung 32 dabei bei einer Kanaladresse in einer Lesephase, die ihr durch PU mitgeteilt wird, ein Bit UE feststellt, das ein Überrahmenende für diesen Kanal

bezeichnet, so geschieht folgendes. '

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Die AusgabeSteuerung gibt ein positives Signal AGZ ab, das den Umschalter 28 von "Lesen" auf "Ausgeben" umsteuert, sowie die UND-Schaltungen 34 und 35 für die Taktimpulse PU freigibt. Steht beispielsweise der Rahmenadressenzähler gerade auf 5, so daß die Rahmen-Leseadresse gleich 4 ist, und wurde das überrahmenende bei der Kanal-Leseadresse 6 erkannt, so schaltet der Umschalter 28 zunächst die Startadresse 5+5=10 des einstellbaren Zählers 30 als Rahmenausgabeadresse auf die Eingänge LA des Umschalters 27. Mit dem nächsten Taktimpuls PU wird die Rahmenadresse auf 11 erhöht und die unter der Rahmenadresse 11 und der Kanaladresse 6 gespeicherten Bits als erste Bits des 40 Bit-Signalisierwortes in paralleler Form in das Schieberegister 33 übernommen. Mit den darauffolgenden Taktimpulsen ST, die als Schiebetaktimpulse am Schieberegister liegen, werden diese 4 Bits seriej.1 am Schieberegisterausgang A bereitgestellt. In dieser Weise werden, gesteuert von den Parallelübernahmeimpulsen PU und den Schiebetaktimpulsen ST, die unter den Rahmenadressen 12 bis 4 und der Kanaladresse 6 gespeicherten restlichen Bits dieses 40 Bit-Signalisierwortes parallel ausgelesen und in Serie gewandelt, bevor die Kanaladresse durch den nächsten Impuls der Lese-Taktimpulsfolge L um 1 erhöht wird. Wenn das Überrahmenende dieses sechsten Kanals des Rahmens unter der Kanaladresse 4 gefunden wurde, so hat dieser überrahmen bei der Rahmenadresse 11 begonnen.

Nachdem die 40 Bits dem Speicher entnommen sind, wird das Signal AGZ wieder negativ, so daß der Umschalter 28

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wieder von "Ausgehen" auf "Lesen" umgesteuert wird und die Taktimpulse PU wieder gesperrt werden. Dazu ist in der Ausgabesteuerung 32 ein Zähler vorgesehen, der, mit dem ersten Taktimpuls PU, der bei bereits positivem Signal AGZ auftritt, beginnend, 9 weitere solcher Taktimpulse zählt und darauf veranlaßt, daß das Signal AGZ wieder negativ wird.

Schließlich ist noch dafür gesorgt, daß ein bereits ausgewertetes Bit UE im Speicher 20 gelöscht wird. Dies geschieht durch negative Löschimpulse, die jeweils nur während jeder Lesephase und dort nach dem Taktimpuls PU von der Ausgabesteuerung 32 auf einer Ausgangsleitung LOE abgegeben werden, solange das Signal AGZ positiv ist und damit die Ausgabezeit anzeigt. Diese negativen Löschimpulse gelangen auf UND-Schaltungen 21 und 36 und bewirken an deren Ausgängen gleichzeitig jeweils ein negatives Potential, so daß dadurch während der eigentlichen Lesephase der Speicher 20 kurzzeitig auf "Schreiben" umgeschaltet wird und der Inhalt der gerade adressierten zuvor ausgelesenen Speicherzelle gelöscht wird. Falls gleichzeitig mit den Löschimpulsen eine neue Signalisierinformation an den Eingängen auftritt, so werden die Speicherplätze damit überschrieben. Dies ist einerseits ohne Bedeutung für diese Speicherplätze, da sie vor dem nächsten Auslesen wiederum mit neuer Information gefüllt werden und andererseits geht dadurch die an den Eingängen bereitstehende Signalisierinformation nicht verloren, weil sie während der darauffolgenden Schreibphase in eine andere Speicherzelle übernommen wird. Letzteres gilt auch für den Fall, daß gleichzeitig mit einem negativen Löschimpuls ein neues Uberrahmenende-Bit UE, das positiv ist, am Eingang der UND-Schaltung eintrifft.

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Abschließend wird die Adressenfortschaltuna über einen Zeitraum von zwei Rahmenperioden anhand von Fig.4 nochmals erläutert.

Die obersten Zeilen zeigen wie die Fig.3 die Eingangssignale der beschriebenen Schaltungsanordnung, jedoch hier über zwei Rahmenperioden hinweg. Die Bezugszeichen bedürfen daher keiner eigenen Erklärung. Die sechste Zeile zeigt die Fortschaltung der Rahmen-Leseadresse und der Kanal-Leseadresse. Die Rahmen-Leseadresse ist gegenüber der in der obersten Zeile stehenden Rahmen-Schreibadresse um 1 vermindert, und die Kanal-Leseadresse wird im Gegensatz zur Kanal-Sc^reibadresse in regelmäßigen Zeitabständen fortgeschaltet. Es ist der Fall betrachtet, daß im sechsten Burst des unter der Rahmenadresse 4 gespeicherten Rahmens ein positives Überrahmenende-Bit UE auftritt.

Wenn nun beim Lesen des unter der Rahmenadresse 4 gespeicherten Rahmens das unter der Kanaladresse 6 gespeicherte positive Überrahmenende-Bit festgestellt wird, so wird wie in den drei untersten Zeilen dargestellt, das Ausgangssignal AGZ der Ausgabesteuerung positiv, und mit dem ersten darauffolgenden Impuls PU wird die Rahmenadresse 11 zum Speicher durchaeschaltet und die dort gespeicherten 4 Bits, die den Anfang des Signalisierwortes bilden, werden ausgelesen. Der Rest des Signalisierwortes wird in der gezeigten Weise ausgelesen, indem die Rahmen-Leseadresse durch weitere Impulse PU in schneller Folge fortgeschaltet wird, bis die Rahmen-Leseadresse 4 wieder erreicht ist und das

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die Ausgabezeit anzeigende Signal AGZ wieder negativ wird. Wenn nun der nächste Taktimpuls der Lese-Taktimpulsfolge L auftritt, so wird die Kanal-Leseadresse bei der Rahmen-Leseadresse 4 von 6 auf 7 erhöht.

Wie man sieht, ist dadurch die Ausgabezeit für alle
Kanalsignalisierwörter gleich und unabhängig von dem Zeitabstand, in dem zwei aufeinanderfolgende Bursts
empfangen werden.

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Claims (4)

1. -if- V657878

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   Patentansprüche

   lly Schaltungsanordnung zum empfangsseitigen kanalweisen Zusammenstellen von bestimmten Informationen/ insbesondere Signalisierinformationen, die jweils innerhalb der η Kanäle eines digitalen Zeitmultiplex-Nachrichtenübertragungssystems über m Rahmen verteilt in Form von überrahmen übertragen werden, dadurch gekennzeichnet, daß ein Speicher (20) mit wahlfreiem Zugriff vorgesehen ist, dessen Speicherkapazität zur Speicherung der be-• stimmten Informationen (INP) aus mindestens m Rahmen ausreicht und in den diese Informationen in der Reihenfolge ihres Empfangs in paralleler Form eingeschrieben werden, daß die gesamte Speicheradresse (A1 bis A8) in eine Rahmenadresse (A1 bis A4) und in eine Kanaladresse (A5 bis A8) aufgeteilt ist, die unabhängig voneinander fortschaltbar sind, daß ein Taktgenerator (22) vorgesehen ist, der abwechselnd Lese- und Schreibphase (LS) bestimmt und Umschalter (27, 26) steuert, die als Rahmenadresse (AT bis A4) und als Kanaladresse (A5 bis A8) während der Lesephasen andere Adressen als während der Schreibphasen zum Speicher (20) durchschalten, daß die während einer Schreibphase durchzuschaltende Kanaladresse von einem Kanal-Schreibadressenzähler (24) bestimmt wird, der mit dem Rahmentakt (RFR) des Systems zurückgesetzt und mit jedem empfangenen Kanal fortgeschaltet wird (DBP), daß die während einer Lesephase durchzuschaltende Kanaladresse von einem Kanal-Leseadressenzähler (25) bestimmt wird, der mit dem Rahmentakt (RFR) des Systems zurück-

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   gesetzt und η mal während jeder Rahmenperiode in gleichen Zeitabständen fortgeschaltet wird (L), daß die während einer Schreibphase durchzuschaltende Rahmenandresse (S) von einem Rahmenadressenzähler (23) bestimmt wird, der mit dem Rahmentakt (RFR) des Systems fortgeschaltet wird, daß die während einer Lesephase durchzuschaltende Rahmenadresse (LA) um einen konstanten Wert gegenüber der während der Schreibphase durchzuschaltenden Rahmenadresse (S) vermindert ist (in 29), solange bis ein Überrahmenende-Zeichen (UE) in einem Kanal (6) eines Rahmens (4) während einer Lesephase festgestellt wird, und daß dann die Rahmenadresse beginnend mit der den überrahmenanfang bezeichnenden Rahmenadresse (11) in den darauffolgenden Lesephasen schrittweise bis zur festgestellten, das Überrahmenende bezeichnenden Rahmenadresse (4) erhöht wird (in 30) und die derart adressierten Informationen dem Speicher (2o) entnommen und in serieller Form zusammengestellt werden, bevor die während einer Lesephase durchzuschaltende Kanaladresse erhöht wird.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur schrittweisen Erhöhung der Rahmenadresse von der einen Überrahmenanfang bezeichnenden Rahmenadresse (11) bis zu der festgestellten das Überrahmenende bezeichnenden Rahmenadresse (4) ein einstellbarer Zähler (30), verwendet ist, der auf einen mittels eines Addierers (31) vom Ausgangswert des Rahmenadressenzählers (23) abgeleiteten Anfangswert eingestellt wird, und der von einer Taktimpulsfolge (PU) fortgeschaltet wird, die mit der die Schreib- und Lesephasen bestimmenden Taktimpulsfolge (LS) frequenzgleich ist.

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3. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher (20) mit wahlfreiem Zugriff nur dann während einer Schreibphase zum Einschreiben angesteuert wird, wenn mit einem Kanal auch eine einzuspeichernde Information empfangen worden ist.
4. 4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der konstante Wert, um den die Rahmenadresse während einer Lesephase gegenüber der Schreibphase vermindert ist, gleich 1 ist.

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