DE19961138C2 - Multiport-RAM-Speichervorrichtung - Google Patents

Multiport-RAM-Speichervorrichtung

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Description

Die vorliegende Erfindung bezieht sich auf eine Multiport- RAM-Speichervorrichtung und insbesondere auf eine Multiport- RAM-Speichervorrichtung, wie sie als Sprachspeicher in einem Koppelnetzwerk einer Telekommunikations-Vermittlungsanlage eingesetzt wird.
Fig. 1 zeigt eine herkömmliche Multiport-RAM-Speichervor­ richtung, bei der eine RAM-Speichervorrichtung 1* eine Viel­ zahl von Ports bzw. Anschlüssen aufweist. Gemäß Fig. 1 wer­ den hierbei Dateneingangssignale DIN über einen Schreiban­ schluß 40 (WP, write port) in nicht dargestellten Speicher­ zellen der RAM-Speichervorrichtung 1* abgespeichert. Zum ge­ trennten Auslesen über eine Vielzahl von Anschlüssen werden beispielsweise an Adreß-/Steueranschlüssen 20, 21, 22 und 23 (ACP, address control port) dazugehörige Adreßsignale Adr0 bis Adr3 angelegt, wobei an dazugehörigen Leseanschlüssen 30, 31, 32 und 33 (RP, read port) entsprechende Datenausgangs­ signale DOUT0 bis DOUT3 ausgegeben werden. Auf diese Weise können eine Vielzahl von Ansteuereinheiten über die Vielzahl von Anschlüssen bzw. Ports auf die einzelnen Speicherzellen in der RAM-Speichervorrichtung zugreifen. Bei der RAM-Spei­ chervorrichtung handelt es sich hierbei um eine Speichervor­ richtung mit wahlweisem Schreib-/Lesezugriff (RAM, random access memory).
Nachteilig ist jedoch bei einer derartigen herkömmlichen Mul­ tiport-RAM-Speichervorrichtung, daß sie einen außerordentlich hohen Flächenbedarf sowie einen hohen Verdrahtungsaufwand aufweist. Die Herstellungskosten einer derartigen Multiport- RAM-Speichervorrichtung insbesondere als integrierten Bau­ stein sind daher außerordentlich hoch. Ferner ist die Ver­ lustleistung einer derartigen fest verdrahteten Multiport- RAM-Speichervorrichtung außerordentlich hoch, weshalb sie insbesondere in Koppelnetzwerken zur Realisierung der darin befindlichen Sprachspeicher nicht verwendet werden kann.
Aus der Druckschrift US 5 422 858 ist des weiteren eine inte­ grierte Halbleiterschaltung mit einem Datenumwandlungsbereich zur Datenübertragung zwischen verschiedenen Bereichen der Halbleiterschaltung bekannt, wobei der Datenratenumwandlungs- Bereich zwischen einem Eingangsbereich und einem RAM Spei­ cher-bereich (Single-Port-RAM) angeordnet ist. Der Datenra­ tenumwandlungsbereich und der RAM-Speicherbereich werden durch Taktsignale synchronisiert. Der RAM-Speicherbereich wird im Vergleich zum Datenratenumwandlungsbereich mit einer höheren Taktfrequenz betrieben, die aus einem wählbaren Viel­ fachen der Taktfrequenz des Datenratenumwandlungsbereichs er­ halten wird. Der Datenratenumwandlungsbereich empfängt paral­ lele Daten und Adressen zur Datenübertragung und wandelt die­ se mittels eines Parallel-/Seriell-Wandlers in serielle Daten und Adressen um. Die seriellen Daten und Adressen werden dem RAM-Speicherbereich zugeführt und entsprechend der höheren Taktfrequenz verarbeitet. Die aus dem RAM-Speicherbereich ausgelesenen Daten werden mittels eines Seriell-/Parallel- Wandlers erneut in parallele Daten umgewandelt und ausgege­ ben.
Ferner ist aus der Druckschrift DE 197 09 210 A1 eine RAM- Speicherschaltung bekannt, wie sie in Fig. 2 vereinfacht dargestellt ist. Hierbei wird unter Verwendung einer soge­ nannten einfachen RAM-Speichereinheit 1 (single port RAM), einer Multiplexereinheit M und einer Vielzahl von Zwischen­ speichervorrichtungen P eine Multiport-RAM-Speichervorrich­ tung bzw. Speichervorrichtung mit mehrfachen Anschlüssen ge­ schaffen. Hierbei werden über einen bidirektionalen Datenbus sowohl die Dateneingangssignale als auch die Datenausgangs­ signale von den jeweiligen Zwischenspeichern P zum Schreiban­ schluß 4 oder Leseanschluß 3 der einfachen RAM-Speicherein­ heit 1 übertragen. Der Multiplexer M schaltet in Abhängigkeit von einer Taktversorgung T eines der Vielzahl von Adreßsigna­ len Adr0 bis Adr3 an den gemeinsamen Adreß-/Steueranschluß 2 der RAM-Speichereinheit 1 durch. Auf diese Weise erhält man unter Verwendung einer kostengünstigen einfachen RAM-Spei­ chereinheit 1 (single port RAM) eine RAM-Speichervorrichtung mit einer Vielzahl von Anschlüssen. Nachteilig ist hierbei jedoch ein relativ geringer Datendurchsatz sowie das Auftre­ ten von Bus-Kontensions auf dem bidirektionalen Datenbus. Ferner ist ein Leistungsverbrauch einer derartigen herkömmli­ chen Multiport-RAM-Speichervorrichtung außerordentlich hoch.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Multi­ port-RAM-Speichervorrichtung zu schaffen, die einen hohen Da­ tendurchsatz, d. h. kurze Zugriffszeiten, und eine kostengün­ stige Realisierung ermöglicht. Ferner soll der Leistungsver­ brauch wesentlich verringert werden.
Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Pa­ tentanspruchs 1 gelöst.
Insbesondere durch die Verwendung einer einfachen RAM-Spei­ chereinheit (single port ram) in Verbindung mit einer Vielzahl von Serien/Parallelwandlern für Adreßsignale, Auswahlsi­ gnale und Dateneingangssignale sowie einem Parallel/Serien­ wandler für die Datenausgangssignale erhält man auf kosten­ günstige Art und Weise eine RAM-Speichervorrichtung mit einer Vielzahl von Anschlüssen bzw. Ports, wobei ein hoher Daten­ durchsatz realisiert ist.
Vorzugsweise besitzt die Multiport-RAM-Speichervorrichtung ferner eine Leistungs-Steuereinheit zum Steuern eines Lei­ stungsverbrauchs in Abhängigkeit von tatsächlich durchgeführ­ ten Schreib-/Lesezyklen, wodurch sich ein gesamter Leistungs­ verbrauch wesentlich verringert.
Vorzugsweise stellt die Multiport-RAM-Speichervorrichtung ei­ nen Sprachspeicher in einer Zeitkoppeleinheit eines Koppel­ netzwerks in einer digitalen Telekommunikations-Vermittlungs­ anlage dar, wodurch sich Koppelnetzwerke mit sehr geringer Verlustleitung kostengünstig realisieren lassen.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1 eine fest verdrahtete Multiport-RAM-Speichervorrich­ tung gemäß dem Stand der Technik;
Fig. 2 eine zeitgesteuerte Multiport-RAM-Speichervorrich­ tung gemäß dem Stand der Technik;
Fig. 3 eine Multiport-RAM-Speichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 4 eine vereinfachte zeitliche Darstellung eines in Fig. 3 verwendeten ersten und zweiten Zeitmultiplex­ systems;
Fig. 5 eine vereinfachte Blockdarstellung für den Einsatz der erfindungsgemäßen Multiport-RAM-Speichervor­ richtung in einem Koppelnetzwerk; und
Fig. 6 eine detaillierte Darstellung eines im Koppelnetz­ werk gemäß Fig. 5 verwendeten Steuerworts.
Fig. 3 zeigt eine vereinfachte Blockdarstellung einer Multi­ port-RAM-Speichervorrichtung gemäß der vorliegenden Erfin­ dung, wobei gleiche Bezugszeichen gleiche oder ähnliche Kom­ ponenten wie in den Fig. 1 oder 2 darstellen. Auf eine de­ taillierte Beschreibung dieser Komponenten wird daher nach­ folgend verzichtet.
In Fig. 3 ist mit dem Bezugszeichen 1 eine einfache RAM- Speichereinheit (single por ram) bezeichnet, die einen Adreß-/Steueranschluß 2 (address control port, ACP), einen Le­ seanschluß 3 (read port, RP) und einen Schreibanschluß 4 (write port, WP) aufweist. Vorzugsweise besitzt diese einfa­ che RAM-Speichereinheit 1 2304 Speicherzellen mit einer Da­ tenbreite von beispielsweise m = 10 Bit, wodurch beispiels­ weise bei Verwendung als Sprachspeicher in einem Koppelnetz­ werk einer Telekommunikations-Vermittlungsanlage 2304 Daten­ kanäle vermittelt bzw. verkoppelt werden können.
Die RAM-Speichereinheit 1 wird hierbei in einem ersten Zeit­ multiplexsystem betrieben, wobei vorzugsweise ein Zeitmulti­ plexsystem verwendet wird, welches für eine Anzahl von n zu realisierenden Anschlüssen bzw. Ports n Zeitschlitze bzw. Da­ tenkanäle P0, P1, P2, P3 und P4 (n = 5) aufweist.
Da sich bei Realisierung von beispielsweise einem Fünf-Port- RAM die Datenrate an den unmittelbaren Anschlüssen bzw. Ports 2, 3 und 4 der RAM-Speichereinheit 1 gegenüber einem ansteu­ ernden zweiten Zeitmultiplexsystem verfünffachen würde, ver­ wendet die vorliegende Erfindung eine Vielzahl von Serien/Pa­ rallelwandler und einen Parallel/Serienwandler zum Umwandeln von seriellen Signalen eines zweiten Zeitmultiplexsystems in m-Bit breite parallele Datenbusse innerhalb des ersten Zeit­ multiplexsystems. In umgekehrter Richtung werden durch Paral­ lel/Serienwandler die m-Bit breiten parallelen Datenbusse wiederum in serielle Datensignale zurück gewandelt. Auf diese Weise erhält man eine Reduzierung der Datenrate bzw. einer Taktrate im ersten Zeitmultiplexsystem um das m-fache gegen­ über dem externen zweiten Zeitmultiplexsystem. Eine detail­ lierte Beschreibung zur Erläuterung der Vorteile bei Verwen­ dung eines ersten und zweiten Zeitmultiplexsystems wird nach­ folgend beschrieben.
Gemäß Fig. 3 besitzt demzufolge die erfindungsgemäße Multi­ port-RAM-Speichervorrichtung einen Dateneingangs-Serien/Pa­ rallelwandler 7 zum Umwandeln von beispielsweise einem seri­ ellen Dateneingangssignal DIN0 des zweiten bzw. externen Zeitmultiplexsystems in zumindest ein paralleles Datenaus­ gangssignal des ersten Zeitmultiplexsystems.
Fig. 4 zeigt eine vereinfachte zeitliche Darstellung zur Veranschaulichung einer derartigen Serien/Parallelumwandlung. Ein Dateneingangssignal DIN0 besteht demzufolge aus u+1 seri­ ellen Datenkanälen k0 bis ku, die in einem Rahmen R mit bei­ spielsweise einer Länge von 125 µs übertragen werden.
Bei der Verwendung der Multiport-RAM-Speichervorrichtung als Sprachspeicher in einem Koppelnetzwerk einer Telekommunika­ tions-Vermittlungsanlage besitzt der Rahmen R beispielsweise u + 1 = 2304 Datenkanäle mit 16 mal 128 Nutzkanälen und 2 mal 128 Testkanälen. Jeder Datenkanal besitzt darüber hinaus eine Datenbreite von m = 10 Bit, wobei 8 Bit als Nutzkanaldaten und 2 Bit als Testkanaldaten zur Verfügung stehen.
Gemäß Fig. 4 besitzt ein Datenkanal k0 demzufolge eine Brei­ te von 10 Bit, die nunmehr von dem Serien/Parallelwandler 7 in einen 10 Bit breiten parallelen Datenbus des ersten Zeit­ multiplexsystems umgewandelt werden. Das erste Zeitmulti­ plexsystem besitzt hierbei eine Rahmenbreite UR von ca. 54 ns, wobei zur Realisierung von n = 5 Anschlüssen bzw. 5 Ports 5 Zeitschlitze P0 bis P4 ausgebildet werden. Gemäß Fig. 4 wird nunmehr dem Schreibanschluß 4 ein Zeitschlitz W (write) im ersten Zeitmultiplexsystem mit dem Rahmen UR zugeordnet. Wie in Fig. 4 vereinfacht dargestellt ist, werden demzufolge die im Datenkanal k0 seriell übertragenen 10 Bit auf einen 10 Bit breiten parallelen Datenbus umgewandelt und zeitgleich zum Zeitpunkt bzw. im Zeitschlitz W an den Schreibanschluß 4 der RAM-Speichereinheit 1 übertragen.
Insbesondere durch die Umwandlung des seriellen Datensignals auf einen bitparallelen Datenbus erhält man bei einer Daten­ breite von m = 10 Bit eine 10fache Verringerung einer Daten­ rate im ersten Zeitmultiplexsystem. Durch diese Verringerung der Datenrate kann wiederum ein Zeitmultiplexsystem mit bei­ spielsweise 5 Zeitschlitzen eingefügt werden, wodurch im we­ sentlichen 5 Anschlüsse bzw. Ports zeitgleich realisiert wer­ den können.
Bei einer typischen Datenrate von ca. 184 Mbit/s im zweiten Zeitmultiplexsystem besitzt das erste Zeitmultiplexsystem le­ diglich eine Datenrate von ca. 92 Mbit/s, wobei jedoch eine 5-Port-RAM-Speichervorrichtung mit einer einfachen RAM-Spei­ chereinheit 1 realisierbar ist.
Wieder zurückkehrend zu Fig. 3 führt ein Adreß-Serien/Pa­ rallelwandler 5 in ähnlicher Weise eine Umwandlung einer Vielzahl von seriellen Adreßsignalen Adr0 bis Adr3 des zwei­ ten Zeitmultiplexsystems in eine Vielzahl von parallelen Adreßsignalen des ersten Zeitmultiplexsystems durch. Ein Aus­ wahl-Serien/Parallelwandler 6 wandelt in ähnlicher Weise eine Vielzahl von seriellen Auswahlsignalen Se10 bis Se13 des zweiten Zeitmultiplexsystems in eine Vielzahl von parallelen Auswahlsignalen des ersten Zeitmultiplexsystems um. Demgegen­ über wandelt ein Parallel/Serienwandler 10 die Vielzahl von parallelen Datenausgangssignalen des ersten Zeitmultiplexsy­ stems in eine Vielzahl von seriellen Datenausgangssignalen - DOUT0 bis DOUT3 des zweiten Zeitmultiplexsystems um, wodurch man wiederum eine ursprüngliche Datenrate von beispielsweise ca. 184 Mbit/s erhält.
Zum selektiven Zuführen der parallelen Adreßsignale an den Adreß-/Steueranschluß 2 der RAM-Speichereinheit 1 besitzt die Multiport-RAM-Speichervorrichtung eine erste Zeitschlitzzu­ ordnungseinheit 8, die vorzugsweise aus einem Zeitmultiplexer (time division multiplexer) besteht. Ferner besitzt die Mul­ tiport-RAM-Speichervorrichtung eine zweite Zeitschlitzzuord­ nungseinheit 9, die vorzugsweise aus einem Zeitdemultiplexer (time division demultiplexer) besteht, welcher die am Lesean­ schluß 3 der RAM-Speichereinheit 1 ausgelesenen parallelen Datenausgangssignale in vorbestimmte Zeitschlitze des ersten Zeitmultiplexsystems zuordnet und dem Parallel/Serienwandler 10 zuführt. Eine Steuereinheit 11 dient hierbei im wesentli­ chen der Ansteuerung der ersten und zweiten Zeitschlitzzuord­ nungseinheit 8 und 9, wobei sie vorzugsweise aus einem endli­ chen Zustandsautomaten (finite data machine) mit integrierter Zeitsteuerung ausgebildet wird. Auf diese Weise erhält man unter Verwendung einer kostengünstigen einfachen RAM-Spei­ chereinheit 1 (single port RAM) eine Multiport-RAM-Speicher­ vorrichtung, mit der bei hohem Datendurchsatz eine Vielzahl von Anschlüssen bzw. Ports realisierbar sind.
Ferner kann die Multiport-RAM-Speichervorrichtung eine Lei­ stungs-Steuereinheit 12 zum Steuern eines Leistungsverbrauchs der RAM-Speichereinheit 1 in Abhängigkeit von der Steuerein­ heit 11 aufweisen. Genauer gesagt wird die Leistungs-Steuer­ einheit 12 von der Steuereinheit 11 in Abhängigkeit von den anliegenden Auswahl- und Adreßsignalen derart angesteuert, daß ein zugeführtes Taktsignal CLK von beispielsweise ca. 92 MHz nur für die jeweils relevanten Zeitschlitze P0 bis P4 im ersten Zeitmultiplexsystem durchgeschaltet werden. Dies be­ deutet beispielsweise, daß bei einem Fehlen von Lesebefehlen, d. h. bei nicht anliegenden Adreß- bzw. Auswahlsignalen die RAM-Speichereinheit 1 lediglich für den Zeitschlitz P4 getak­ tet wird, in dem beispielsweise ein Einschreiben von Daten über den Schreibanschluß 4 erfolgt. Die Leistungs-Steuerein­ heit 12 ist hierfür vorzugsweise mit dem Adreß- /Steueranschluß 2 der RAM-Speichereinheit 1 verbunden.
Nachfolgend wird die Funktionsweise der Multiport-RAM-Spei­ chervorrichtung für das Auslesen einer vorbestimmten Spei­ cherzelle in der RAM-Speichereinheit 1 durch einen Anschluß bzw. Port P1 beschrieben.
Wie bereits vorstehend anhand von Fig. 4 erläutert wurde, wird ein am Dateneingangs-Serien/Parallelwandler 7 zugeführ­ tes Dateneingangssignal bzw. ein dazugehörige r Datenwert in beispielsweise einem Datenkanal k0 jeweils in einem Schreib­ schlitz W bzw. P4 des ersten Zeitmultiplexsystems dem Schreibanschluß 4 bitparallel zugeführt. Die weiteren Zeit­ schlitze P0 bis P3 werden beispielsweise für die Adreßsignale als Lesekanäle R0, R1, R2 und R3 verwendet oder für die Da­ tenausgangssignale DOUT0 bis DOUT3 als Datenkanäle D0, D1, D2 und D3. Steuert beispielsweise ein (nicht näher beschriebe­ ner) Steuervorrichtung CM1 die Adreßsignale Adrl und Auswahl­ signale Sel1 derart an, daß sich die Multiport-RAM-Speicher­ vorrichtung angesprochen "fühlt bzw. von der Steuereinheit 11 als ausgewählt erkannt wird, so werden die vom Adreß-Se­ rien/Parallelwandler 5 umgewandelten Adreßbits von der ersten Zeitschlitzzuordnungseinheit 8 in den Zeitschlitz R1 zugeord­ net und dem Adreß-/Steueranschluß 2 der RAM-Speichereinheit 1 zugeführt. Gleichzeitig steuert die Steuereinheit 11 die Lei­ stungs-Steuereinheit 12 derart an, daß beispielsweise die Taktsignale CLK an den Adreß-/Steueranschluß 2 der RAM-Spei­ chereinheit 1 weitergeleitet werden, wodurch nur für den Le­ sezeitschlitz R1 und für den Schreibzeitschlitz W ein Leistungsverbrauch entsteht. Für die weiteren nicht benutzten Lesezeitschlitze R0, R2 und R3 werden die Taktsignale bei­ spielsweise abgeschaltet, wodurch sich der Leistungsverbrauch in Abhängigkeit von einer tatsächlichen Ansteuerung verrin­ gert. Der Leistungsverbrauch eines Gesamtsystems kann dadurch wesentlich verbessert werden.
Das Ausgeben der Daten in den vom Adreß-/Steueranschluß 2 adressierten Speicherzellen erfolgt in ähnlicher Weise wie das vorstehend beschriebene Lesen im ersten Zeitmultiplexsy­ stem. Hierbei werden nach einer Verzögerungszeit τ, die sich im wesentlichen aus den Schaltungseigenschaften der RAM-Spei­ chereinheit 1 ergibt, die am Leseanschluß 3 ausgegeben Daten wiederum über die zweite Zeitschlitzzuordnungseinheit 9 den vorgegebenen Zeitschlitzen des ersten Zeitmultiplexsystems zugeordnet und an den Parallel/Serienwandler 10 weitergege­ ben. Genauer gesagt wird ein durch die Adressierung im Lese- Zeitschlitz R1 ausgelesener Datenwert derart am Leseanschluß 3 ausgelesen, daß seine bitparallelen Daten wiederum im Da­ tenausgabe-Zeitschlitz D1 des ersten Zeitmultiplexsystems vorliegen. Die Steuereinheit 11 errechnet hierbei die Verzö­ gerungszeit τ und steuert die zweite Zeitschlitzzuordnungs­ einheit 9 derart an, daß zwischen dem Lesezeitschlitz R1 und dem Datenausgabezeitschlitz D1 ein fester Zusammenhang be­ steht. Anschließend wird der bitparallele Datenstrom vom Par­ allel/Serienwandler 10 wiederum in einen seriellen Datenstrom umgewandelt, der beispielsweise im Datenkanal k0 bis ku des zweiten Zeitmultiplexsystems mit der Datenrate von 184 Mbit/s übertragen wird.
Die Ansteuerung der Serien/Parallelwandler 5, 6 und 7 sowie des Parallel/Serienwandlers 10 erfolgt im wesentlichen durch einen Synchronisierimpuls SI, der eine Rahmensynchronisierung sowie eine Optimierung von Laufzeiten bzw. Latenzzeiten im System zwischen dem ersten und zweiten Zeitmultiplexsystem ermöglicht. Auf diese Weise erhält man eine besonders kosten­ günstige Realisierung einer Multiport-RAM-Speichervorrichtung, die einen außerordentlich geringen Leistungsverbrauch aufweist und somit insbesondere für Koppelnetzwerke in Tele­ kommunikations-Vermittlungsanlagen hervorragend geeignet ist.
Fig. 5 zeigt eine vereinfachte Blockdarstellung für den Ein­ satz der erfindungsgemäßen Multiport-RAM-Speichervorrichtun­ gen als Sprachspeicher SM0 bis SM31 (speech memory) in einem Koppelnetzwerk einer Telekommunikations-Vermittlungsanlage.
In einem derartigen Koppelnetzwerk werden insbesondere Zeit­ koppeleinheiten ZKE zum zeitlichen Zuordnen von zu vermit­ telnden Datenkanälen der Datenströme bzw. -signale DIN0 bis DIN31 durch eine Vielzahl von Multiport-RAM-Speichervorrich­ tungen realisiert, die über eine Vielzahl von Steuervorrich­ tungen CM0 bis CM3 angesteuert werden. Die Steuervorrichtun­ gen CM0 bis CM3 stellen hierbei im vorzugsweise Verbindungs­ speicher (connecting memory) dar, die zur Realisierung einer Datenkanalvermittlung jeden einzelnen Sprachspeicher (speech memory) SM0 bis SM31 über festdefinierte Verbindungsspeicher- Steuerworte SW gezielt ansteuert.
Fig. 6 zeigt eine detaillierte Darstellung zur Bedeutung der jeweiligen Bits in einem derartigen Verbindungsspeicher-Steu­ erwort SW. Gemäß Fig. 6 besteht ein Verbindungsspeicher- Steuerwort SW aus 21 Bits, wobei die ersten 12 Bits einer Speicheradressierung dienen und somit den Adreßsignalen Adr0 bis Adr3 entsprechen. In den weiteren 5 Bits des Verbindungs­ speicher-Steuerworts SW wird gemäß Fig. 6 die Speicheraus­ wahl zum Auswählen eines vorbestimmten Sprachspeichers SM0 bis SM31 übertragen. Die weiteren Bits des Verbindungsspei­ cher-Steuerworts SW sind für die vorliegende Erfindung nicht von Bedeutung, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Demzufolge besteht gemäß Fig. 5 in einem Koppelnetzwerk bzw. einer dazugehörigen Zeitkoppeleinheit ZKE die Notwendigkeit, daß jeder Sprachspeicher SM0 bis SM31 über vier unterschiedliche Verbindungsspeicher-Steuerworte SW0 bis SW3 der dazuge­ hörigen Verbindungsspeicher CM0 bis CM3 angesteuert werden kann, um an den dazugehörigen Datenausgangsleitungen DOUT0 bis DOUT3 die entsprechend vermittelten Datenkanäle zu erhal­ ten. Insbesondere bei der Verwendung einer Vielzahl von Zeit­ koppeleinheiten ZKE in einem Koppelnetzwerk ergibt sich da­ durch eine besonders kostengünstige Realisierung des Koppel­ netzwerks, wobei eine Verlustleistung minimal ist. Auf diese Weise lassen sich bisher nicht gekannte blockierungsfreie Koppelnetzwerke von bisher nicht gekannter Größe realisieren.
Die Erfindung wurde vorstehend anhand einer Multiport-RAM- Speichervorrichtung für ein Koppelnetzwerk beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Multiport-RAM-Speichervorrichtungen, die in beliebi­ gen Schaltungen eingesetzt werden können. In gleicher Weise ist das erste Zeitmultiplexsystem nicht auf einen Rahmen mit fünf Zeitschlitzen und das zweite Zeitmultiplexsystem auf ei­ nen Rahmen mit 2304 Zeitschlitzen beschränkt. Vielmehr sind alle weiteren Zeitmultiplexsysteme möglich, die im wesentli­ chen eine Rahmensynchronisation ermöglichen. In gleicher Wei­ se wurde die vorstehende Erfindung anhand eines einzigen Schreibanschlusses beschrieben. Es können jedoch auch mehrere Schreibanschlüsse realisiert werden.

Claims (12)

1. Multiport-RAM-Speichervorrichtung bestehend aus:
einer RAM-Speichereinheit (1) mit einem Adreß-/Steueranschluß (2), einem Leseanschluß (3) und einem Schreibanschluß (4) für ein erstes Zeitmultiplexsystem (UR);
einem Adreß-Serien/Parallelwandler (5) zum Umwandeln einer Vielzahl von seriellen Adreßsignalen (Adr0 . . . Adr3) eines zweiten Zeitmultiplexsystems (R) in eine Vielzahl von paral­ lelen Adreßsignalen des ersten Zeitmultiplexsystems (UR);
einem Auswahl-Serien/Parallelwandler (6) zum Umwandeln einer Vielzahl von seriellen Auswahlsignalen (Se10 . . . Se13) des zweiten Zeitmultiplexsystems (R) in eine Vielzahl von paral­ lelen Auswahlsignalen des ersten Zeitmultiplexsystems (UR);
einem Dateneingangs-Serien/Parallelwandler (7) zum Umwandeln von zumindest einem seriellen Dateneingangssignal (DIN0) des zweiten Zeitmultiplexsystems (R) in zumindest ein paralleles Dateneingangssignal des ersten Zeitmultiplexsystems (UR);
einer ersten Zeitschlitzzuordnungseinheit (8) zum selektiven Zuführen der in vorbestimmten Zeitschlitzen (P0 . . . P4) des ersten Zeitmultiplexsystems (UR) liegenden parallelen Adreß­ signale an den Adreß-/Steueranschluß (2) der RAM-Speicher­ einheit (1);
einer zweiten Zeitschlitzzuordnungseinheit (9) zum Zuordnen von am Leseanschluß (3) der RAM-Speichereinheit (1) ausgele­ senen parallelen Datenausgangssignale in vorbestimmte Zeit­ schlitze (P0 . . . P4) des ersten Zeitmultiplexsystems;
einem Parallel/Serienwandler (10) zum Umwandeln der Vielzahl von parallelen Datenausgangssignalen des ersten Zeitmulti­ plexsystems (UR) in eine Vielzahl von seriellen Datenausgangs­ signalen (DOUT0 . . . DOUT3) des zweiten Zeitmultiplexsystems (R); und
einer Steuereinheit (11) zum Steuern der ersten und zweiten Zeitschlitzzuordnungseinheit (8, 9) in Abhängigkeit von der Vielzahl von parallelen Auswahlsignalen.
2. Multiport-RAM-Speichervorrichtung nach Patentanspruch 1, gekennzeichnet durch eine Leistungs-Steu­ ereinheit (12) zum Steuern eines Leistungsverbrauchs der RAM- Speichereinheit (1) in Abhängigkeit von der Steuereinheit (11).
3. Multiport-RAM-Speichervorrichtung nach Patentanspruch 2, dadurch gekennzeichnet, daß die Lei­ stungs-Steuereinheit (12) den Leistungsverbrauch durch Ein- /Abschalten eines Taktsignals (CLK) für die RAM-Speicherein­ heit (1) für einen jeweiligen Zeitschlitz (P1) im ersten Zeitmultiplexsystem (UR) steuert.
4. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Se­ rien/Parallelwandler (5, 6, 7) und der Parallel/Serienwandler (10) von einem Synchronisierimpuls (SI) synchronisiert wer­ den.
5. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Steuer­ einheit (11) einen endlichen Zustandsautomaten darstellt.
6. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Steuer­ einheit (11) die zweite Zeitschlitzzuordnungseinheit (9) der­ art ansteuert, daß eine zeitliche Verzögerung (τ) beim Ausle­ sen der parallelen Datenausgangssignale aus der RAM-Speicher­ einheit (1) ausgeglichen wird.
7. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 1 bis 6, dadurch gekennzeichnet, daß sie einen Sprachspeicher (SM0 . . . SM31) in einer Zeitkoppeleinheit (ZKE) eines Koppelnetzwerks in einer digitalen Telekommunika­ tions-Vermittlungsanlage darstellt.
8. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Viel­ zahl von seriellen Adreßsignalen (Adr0 . . . Adr3) und die Vielzahl von seriellen Auswahlsignalen (Se10 . . . Se13) eine Vielzahl von Steuerwortsignalen (SW) einer Vielzahl von Ver­ bindungsspeichern (CM0 . . . CM3) in einem Koppelnetzwerk dar­ stellen.
9. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 1 bis 8, dadurch gekennzeichnet, daß das erste Zeitmultiplexsystem (UR) n Datenkanäle (P0 . . . P4) zur Reali­ sierung von n Anschlüssen aufweist.
10. Multiport-RAM-Speichervorrichtung nach Patentanspruch 9, dadurch gekennzeichnet, daß das zweite Zeitmultiplexsystem (R) m Datenkanäle aufweist, wobei ein Da­ teneingangssignal (DIN0) einem vorbestimmten Schreib-Datenka­ nal (W) der n Datenkanäle (P0 . . . P4) zugeordnet ist.
11. Multiport-RAM-Speichervorrichtung nach Patentanspruch 10, dadurch gekennzeichnet, daß weitere n - 1 n Datenkanäle (P0 . . . P4) den n - 1 Lese-Datenkanälen (R0, R1, R2, R3) bzw. den n - 1 Adreßsignalen (Adr0 . . . Adr3) und den n - 1 Datenausgangskanälen (D0 . . . D3) bzw. n - 1 Datenausgangs­ signalen (DOUT0 . . . DOUT3) zugeordnet sind.
12. Multiport-RAM-Speichervorrichtung nach einem der Patent­ ansprüche 9 bis 11, dadurch gekennzeichnet, daß n = 5 und m = 2304 ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7945715B2 (en) 2002-04-23 2011-05-17 Phoenix Contact Gmbh & Co., Kg System for data transfer between microcomputer devices

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1530373A2 (de) * 2003-11-06 2005-05-11 Matsushita Electric Industrial Co., Ltd. Speicheranordung für einen schnellen Zugriff auf Bildblockdaten gemäss einer verschiedenen Scanreihenfolge
KR100609038B1 (ko) * 2004-05-06 2006-08-09 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자
JP4565966B2 (ja) * 2004-10-29 2010-10-20 三洋電機株式会社 メモリ素子
JP4419868B2 (ja) * 2005-02-25 2010-02-24 ソニー株式会社 情報処理装置および方法、メモリ制御装置および方法、記録媒体、並びにプログラム
US20080080226A1 (en) * 2006-09-25 2008-04-03 Thomas Mikolajick Memory system and method of operating the memory system
US7783826B2 (en) * 2006-09-28 2010-08-24 Qimonda Ag Data bus width converter
KR100870734B1 (ko) 2007-04-18 2008-11-27 삼성전자주식회사 복수의 프로세서에 직렬 인터페이스 모드 및 병렬인터페이스 모드로 통신을 하는 멀티 포트 메모리 장치,이를 구비한 통신 시스템, 및 통신 방법
US8751755B2 (en) 2007-12-27 2014-06-10 Sandisk Enterprise Ip Llc Mass storage controller volatile memory containing metadata related to flash memory storage
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
CN102063065B (zh) * 2010-11-26 2012-05-09 无锡市雷华科技有限公司 距离延迟控制电路
US8910020B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
US9058289B2 (en) 2011-11-07 2015-06-16 Sandisk Enterprise Ip Llc Soft information generation for memory systems
CN102508802A (zh) * 2011-11-16 2012-06-20 刘大可 基于并行随机存储器的数据写入、读取方法、装置及***
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
RU2608958C2 (ru) * 2012-07-09 2017-01-27 ЗетТиИ Корпорейшн Способ и устройство сохранения данных
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
TWI516060B (zh) * 2012-12-27 2016-01-01 Chunghwa Telecom Co Ltd Synchronization sequence data transmission method and circuit device
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9136877B1 (en) 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
CN104184544B (zh) * 2013-05-24 2019-01-11 中兴通讯股份有限公司 一种解码方法及装置
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9235509B1 (en) 2013-08-26 2016-01-12 Sandisk Enterprise Ip Llc Write amplification reduction by delaying read access to data written during garbage collection
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
CN105373494A (zh) * 2015-12-01 2016-03-02 中国科学院上海技术物理研究所 一种基于fpga的四口ram

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422858A (en) * 1993-06-28 1995-06-06 Hitachi, Ltd. Semiconductor integrated circuit
DE19709210A1 (de) * 1996-03-11 1997-10-30 Mitel Corp RAM-Speicherschaltung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2657878C3 (de) * 1976-12-21 1979-11-08 Standard Elektrik Lorenz Ag, 7000 Stuttgart Schaltungsanordnung für ein Zeitmultiplex-Nachrichtenübertragungssystem zum empfangsseitigen Speichern und kanalweisen Zusammenstellen von in Form von Überrahmen übertragenen Informationen
JPS5763925A (en) * 1980-10-06 1982-04-17 Nec Corp Transmitter for time-division multiplex radio communication
US4387457A (en) * 1981-06-12 1983-06-07 Northern Telecom Limited Digital conference circuit and method
US5475631A (en) * 1989-03-09 1995-12-12 Micron Technology, Inc. Multiport RAM based multiprocessor
JPH0612863A (ja) * 1992-06-26 1994-01-21 Toshiba Corp デュアルポートｄｒａｍ
US5440523A (en) * 1993-08-19 1995-08-08 Multimedia Communications, Inc. Multiple-port shared memory interface and associated method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422858A (en) * 1993-06-28 1995-06-06 Hitachi, Ltd. Semiconductor integrated circuit
DE19709210A1 (de) * 1996-03-11 1997-10-30 Mitel Corp RAM-Speicherschaltung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7945715B2 (en) 2002-04-23 2011-05-17 Phoenix Contact Gmbh & Co., Kg System for data transfer between microcomputer devices

Also Published As

Publication number Publication date
US6842436B2 (en) 2005-01-11
WO2001045109A3 (de) 2001-12-27
CN1411577A (zh) 2003-04-16
US20020184447A1 (en) 2002-12-05
WO2001045109A2 (de) 2001-06-21
CN1165006C (zh) 2004-09-01
DE19961138A1 (de) 2001-08-02

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