DE2643947C2 - n-Kanal-Speicher-FET - Google Patents

n-Kanal-Speicher-FET

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Description

Die Erfindung betrifft einen n-Kanal-Speicher-FET nach dem Oberbegriff des Anspruches 1.
Ein derartiger n-Kanal-Speicher-FET ist aus den Unterlagen des am 21. August 1975 erteilten luxemburgischen Patents 72 605 bekennt. In dieser Vorveröffentlichung ist auch der technische Inhalt des Hauptpatents 05 816 beschrieben. Wie in der Vorveröffentlichung näher erläutert ist, werden n-Kanal-Speicher-FETs der im Oberbegriff des Anspruchs 1 angegebenen Art gewöhnlich in einer Speichermatrix verwendet, welche jeweils einen einzigen n-Kanal-Speicher-FET als Speicherzelle enthält. Die Steuergates der einzelnen n-Kanal-Speicher-FETs sind zeilenweise miteinander über Zeilenleitungen verbunden. Die Drains der n-Kanal-SDeicher-FETs sind spaltenweise miteinander über Spaltenle'itungen verbunden. Alle Sourcen der n-Kanal-Speicher-FETs der Matrix sind miteinander verbunden und an einen gemeinsamen Schaltungspunkt angeschlossen.
Zur Löschung eines einzelnen in der Matrix angebrachten n-Kanal-Speicher-FET (bitweise Löschung) muß der leitende Lappen über der Drain-Zone angeordnet sein. Die Löschspannung wird zwischen der zum ausgewählten Speicher-FET gehörenden Zeilenleitung und Spaltenleitung angelegt Zum zeilenweisen, d. h. zur wortweisen Löschen muß der leitende Lappen über der Source-Zone angeordnet sein. Die Löschspannung wird zwischen der entsprechenden Zeilenleitung und dem gemeinsamen Schaltungspunkt der Source-Zonen angelegt
Die Aufgabe der Erfindung ist den im Oberbegriff des Anspruchs 1 angegebenen n-Kanal-Speicher-FET so fortzubilden, daß in einer Speichermatrix aus n-Kanal-Speicher-FETs nicht nur bitweise oder zeilenweise (wortweise) angeordnete Speicherzellen, sondern je nach Bedarf nach sonstigen Weisen bestimmte Speicherzellen, gleichzeitig gelöscht werden können, also Speicherzellen, die jeweils nicht in einer gemeinsamen Spalte oder in einer gemeinsamen Zeile angebracht sind, sondern nach einem anderen Muster angebracht sind. So soll es z. B. möglich sein eine Matrix aufzubauen, bei welcher jeweils alle zweiten oder alle achten Speicherzellen einer Matrizeile gleichzeitig gelöscht werden.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein zweiter leitender Lappen leitend mit dem Speichergate verbunden ist, der einen Teil eines im Halbleitersubstrat angeordneten und von der Source-Zone und der Drain-Zone isolierten Umladebereiches vom Leitungstyp der Source- bzw. Drain-Zone bedeckt, und daß die Löschspannung zwischen dem Steuergate einerseits und dem einen oder den beiden der von den Lappen bedeckten Bereiche des Halbleitersubstrats andererseits angelegt wird.
Das Hauptpatent 25 05 816 bezieht sich auf ein Verfahren zum Löschen (Entladen des negativ aufgeladenen Speichergates) eines n-Kanal-Speicher-FETs, auf einen n-Kanal-Speicher-FET zur Ausübung dieses Verfahrens sowie auf die Anwendung des n-Kanal-Speicher-FETs und des Verfahrens zum Löschen auf die n-Kanal-Speicher-FETs einer Speichermatrix. Die vorstehend gekennzeichnete Erfindung ist daher eine weitere Ausbildung der Erfindung nach dem Hauptpatent 25 05 816.
Ein Nutzen des erfindungsgemäßen n-Kanal-Speicher-FET ist schon in dem Fall gegeben, wenn in einer Schaltung nur ein einziger n-Kanal-Speicher-FET angebracht ist. Man kann nämlich mittels einer gleichzeitigen Entladung sowohl zu einem Anschlußbereich hin als auch zum Umladebereich hin angenähert eine Verdopplung der Entladungsgeschwindigkeit erreichen, also eine Halbierung der Entladungsdauer.
Aber insbesondere in dem Fall, daß mehrere erfindungsgemäße n-Kanal-Speicher-FETs in einer Matrix angeordnet sind, sind besondere Vorteile erreichbar, auf die nun näher eingegangen werden soll:
Im folgenden werden jeweils die zum Löschen an den
Anschlußbereich, an den Umladebereich bzw. an das Steuergate gelegten, zeitlich konstanten oder veränderliehen Potentiale kurz mit »Anschlußpotential«, »Umladepotential« bzw. »Steuergatepotential« bezeichnet. Zur Löschung ist das gleichzeitige Anlegen mindestens zweier solcher Potentiale nötig, nämlich das Steuergate-
potential einerseits sowie das Anschlußpotential und/ oder Umladepotential andererseits.
Da der erfindungsgemäße n-Kanal-Speicher-FET jeweils in einer Speicherzelle einer Speichermatrix enthalten ist und da die Verbindungen der Umladebereiche untereinander in dieser Matrix weitgehend unabhängig voneinander, also weitgehend beliebig hergestellt werden können, ermöglicht die erfindungsgemäße Maßnahme, jeweils eine nicht in Zeilen oder Spalten angeordnet·1? Gruppe von n-Kanal-Speicher-FETs mit dem betreffenden Umladepotential und dem entsprechenden Steuergatepotential zu löschen.
Da das Uniladepotential gleichsam über eine dritte Matrixsimension zugeführt wird, kann nach einem komplizierteren Muster, z. B. jede n-te FET (ζ. B. 2-te oder 8-te FET), gleichzeitig gelöscht werden.
Durch die US-PS 39 19 711, F i g. 2 bis 4, ist bereits ein (bevorzugt einen p-Kanal aufweisender) Speicher-FET vom Anreicherungs-Typ bekannt, der ein allseitig von einem Isolator umgebenes, floatendes Speichergate, aber kein Steuergate aufweist. Dieser bekannte Speicher-FET ist mit elektrischen Mitteln löschbar. Sein Speichergate ist dazu mit einem leitenden Lappen verbunden, über den die Entladung erfolgt. Der Lappen bedeckt nicht einen der Hauptstrecken-Anschlußbereiche, also nicht die Source oder den Drain, sondern einen besonderen, davon isolierten Halbleiterbereich, nämlich einen Umladebereich, der abseits von Source und Drain angebracht ist. Dieser Umladebereich ist mit eigenen Potentialen versorgbar.
Die Erfindung wird anhand der F i g. 1 bis 4 weiier veranschaulicht, wobei
F i g. 1 schematisch das Schaltbild eines erfindungsgemäßen n-Kanal-Speicher-FET, sowie die
F i g. 2 bis 4 verschiedene Herstellungsstufen eines auf einem Substratträger angebrachten integrierten n-Kanal-Speicher-FET zeigen.
Bei dem in F i g. 1 gezeigten Schaltbild ist auf dem Substrat HTdie Source-Drain-Hauptstrecke 5—D des n-Kanal-Speicher-FETs angebracht. Der n-Kanal-Speicher-FET weist ein allseitig von einem Isolator umgebenes und daher in elektrischer Hinsicht floatendes Speichergate C 1 auf. Zum Aufladen des Speichergates G1 wird die Elektronen in das Speichergate G 1 injizierende, besonders niedrige Programmierspannungen erfordernde Kanalinjektion ausgenutzt, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Strom hemmender Weise auf die Source-Drain-Strecke S—D einwirkt. Ein zusätzliches, von außen steuerbares Steuergate Gl ist vorgesehen, das kapazitiv auf das Speichergate G1 einwirkt. Das Speichergate G1 ist mit zwei leitenden Lappen verbunden, über die die Entladung des Speichergates G1 erfolgt. Der erste Lappen L 1 bedeckt hier einen Teil der Source, wobei dieser erste Lappen von der Source durch eine dünne Isolatorschicht getrennt ist und daher angenähert einem Kondensatorbelag entspricht. Der zweite Lappen L 2 bedeckt einen Teil eines besonderen Umladebereichs BX, der von den beiden Anschlußbereichen S, D des n-Kanal-Speicher-FETs isoliert ist. Auch der Lappen L 2 ist vom Umladebereich durch eine dünne Isolatorschicht getrennt, weswegen auch er angenähert einem Kondensatorbelag entspricht.
Zur Löschung legt man eine den Fowler-Nordheim-Tunneleffekt auslösende Spannung zwischen dem Steuergate G 2 einerseits und dem Umladebereich BX und/oder der Source S andererseits an. Legt man nur ein Umladepotential an den Umladebereich BX an, und nicht gleichzeitig noch ein Ansehlußpotential an die Source S, dann erfolgt die Entladung des Speichergate nur über den zweiten Lappen L 2. Durch Anlegen nur des Steuergatepotentials und des Anschlußpotentials, hier an die Source S, erfolgt die Entladung des Speichergates G1 nur über den ersten Lappen L 1. Nur falls das Steuergatepotential einerseits und sowohl das Ansehlußpotential als auch das Umladtpotential an-
Mi dererseits gleichzeitig angelegt wird, erfolgt die besonders rasche Löschung über die beiden Lappen L1, L 2 gleichzeitig.
Der n-Kanal-Speicher-FET ist leicht herstellbar, wie anhand der F i g. 2 bis 4 im folgenden erläutert wird.
Diese Figuren zeigen verschiedene Herstellungsschritte währand der Herstellung eines n-Kanal-Speicher-FETs auf einem Halbleiter, z. B. auf Siliziumsubstrat HT.
Wie in F i g. 2 gezeigt ist, kann man auf dem Siliziumsubstrat HT z. B. zunächst die die Umrisse Di aufweisende Dickoxidschicht Du von z.B. 1000nm Dicke erzeugen, wobei der Kanalbereich K weiterhin durch die unbedeckte, ursprüngliche Oberfläche des Siliziumsubstrats OTgebildet wird. Die Dickoxidschicht Du kann im Kanalbereich K, vgl. F i g. 2, eine Verengung V nahe am späteren Drain (D) erzeugen. Diese Verengung erleichtert später die Aufladung des Speichergates mittels Kanalinjektion, wie bereits im zitierten luxemburgischen Patent 72 605 beschrieben ist.
Anschließend kann man über den gesamten in F i g. 2 gezeigten Körper eine weitere Oxidschicht, nämlich eine erste Dünnoxidschicht, von z. B. 50 nm Dicke im Kanalbereich K, aufwachsen lassen, welche später insbesondere den Kanalbereich K vom Speichergate G1 trennen soll und welche im Bereich Du nachträglich die Dicke der Dickoxidschicht weiter vergrößert.
Auf diese erste Dünnoxidschicht kann man anschließend eine Halbleiterschicht, also z. B. 200 nm dickes, η-dotiertes polykristallines Silizium, aufwachsen lassen. Durch anschließendes Ätzen kann man schon jetzt, vgl.
F i g. 3 mit F i g. 2, die endgültige Form des Speichergates und der Lappen L\,L2 erzeugen, welche zusammen mit dem Speichergate G 1 eine zusammenhängende, leitende Schicht bilden. Diese zusammenhängende, leitende Schicht ist im Bereich des ersten Lappens L 1, des zweiten Lappens L 2 und des Kanalbereiches K bei diesem Beispiel jeweils nur durch die Dünnoxidschicht von dem darunter liegenden Siliziumsubstrat HT getrennt. In den übrigen Bereichen ist diese zusammenhängende, leitende Schicht jedoch zumindest weitgehend durch die Dickoxidschicht Du, vgl. F i g. 2, vom darunter liegenden Siliziumsubstrat A/rgetrennt. — Die in F i g. 3 gezeigten Hauptstrecken-Anschlußbereiche Source S1 und Drain D, sowie der Umladebereich BX und der zum benachbarten n-lCanal-Speicher-FET gehörende Umladebereich BX' werden erst während eines späteren Herstellungsschrittes erzeugt. Diese Bereiche sind nur deswegen in F i g. 3 eingetragen, um, im Vergleich mit Fig.2 und 1, die in Fig.4 gezeigte, spätere Lage dieser Bereiche auch in Fig.3 besser erkennen zu können.
Anschließend kann man auf dem in F i g. 3 gezeigten Körper eine zweite Dünnoxidschicht von z.B. 100nm Dicke aufwachsen lassen, welche später insbesondere das Speichergate G 1 von dem in F i g. 1 gezeigten, über dem Speichergate G 1 angebrachten Steuergate G 2 trennen soll.
Anschließend kann man auf die zweite Dünnoxidschicht eine weitere leitende Schicht, z. B. aus 200 nm
dickem, polykristallinem Silizium, aufwachsen lassen. Bei dem in F i g. 4 gezeigten Beispiel werden die Steuergates G 2 mehrerer n-Kanal-Speicher-FETs zeilenweise durch eine zusammenhängende Steuergateschiene G 2' gebildet, weiche nicht nur das Speichergate G1 bedeckt und damit dieses kapazitiv beeinflußt, sondern darüber hinaus auch weitere Teile der mit dem Speichergate G1 zusammenhängenden, leitenden Schicht G ML ML 2 bedeckt, vgl. F i g. 3. Dadurch ist die kapazitive Kopplung zwischen, vgl. Fig. 1, dem Speichergate CI und dem Steuergate G 2 bzw. zwischen, vgl. Fig.4, dem Speichergate G und der Steuergateschiene G 2' besonders groß und dadurch sind die nötigen Betriebsspannungen entsprechend besonders klein, vgl. das zitierte luxemburgische Patent 72 605.
Die Umrisse der in F i g. 4 gezeigten Steucrgatcschiene G 2' werden aus der zuletzt aufgewachsenen leitenden Schicht, durch Wegätzen aller übrigen Teile dieser Schicht, geformt. Bei dem in F i g. 4 gezeigten Beispiel wurde angenommen, daß bei dieser Formung die rechte Kante der Steuergateschiene G 2' angenähert mit den rechten Kanten Dider Dickoxidschicht Du zusammenfällt; es wurde außerdem angenommen, daß die linke Kante der Steuergateschiene G 2', insbesondere aufgrund von Justiertoleranzen, etwas rechts von den linken Kanten D/der Dickoxidschicht Du liegen würde.
Anschließend kann man mit Hilfe von Ionenimplantation die η-Dotierungen von Source S, Drain D und Umladebereich BX, sowie gleichzeitig eine n-Dotierung der Steuergateschiene G 2 erzeugen. Hierzu können bei höheren Beschleunigungsspannungen, die auch mehr als 100 KV betragen können, Donatoren, z. B. Phosphorionen, durch die beiden aufgebrachten Dünnoxidschichten hindurch in die betreffenden Substratbereiche S. D. BX implantiert werden, wobei teils das Speichergate GI und deren Lappen Lt, L2, teils die rechte Kante der Steuergateschiene G 2' als Maske für die Begrenzung der Bereiche S. D und BX dienen. Statt dessen könnte ma π auch vor der Implantation erst die Dünnoxidschichten — oder zumindest deren oberen Bereiche, z. B. die obere, zweite Dünnoxidschicht — seitlich neben der Steuergateschiene G 2' wegätzen und die Implantation durch die dünnere, restliche Dünnoxidschicht hindurch, oder bei völliger Wegätzung der Dünnoxodschichten unmittelbar auf die freiliegende Substratoberfläche durchführen.
Auch die Grenze Diaer Dickoxidschicht Du kann hier gleichzeitig als Maske wirken, vgl. den Umriß der Umladebereiche ß-Yund BX'.
Statt mit Hilfe von Ionenimplantation die n-Dotierungen von 5. D und BX herzustellen, kann man auch die Dünnoxidschichten über den betreffenden Bereichen S, D und BX zunächst lokal wegätzen und anschließend Donatoren in die dann frei liegenden, dortigen Siliziumsubstrat-Oberflächen HT diffundieren. Auch hierbei kann das Speichergate G 1 zusammen mit seinen Lappen L 2, Li, sowie die Steuergateschiene G 2', sowie die Begrenzungen Di der Dickoxidschicht Du gleichzeitig als Maske für die Wegätzung der Dünnoxidschicht mit ausgenutzt werden.
Anschließeiid können noch die Verdrahtungen der verschiedenen Bereiche S. D. BX hergestellt werden. Bei dem in F i g. 2 gezeigten Ausführungsbeispiel ist zusätzlich angenommen, daß die Source S eine durchgehende Schiene bildet, welche die Sourcen 5 von mehreren n-Kanal-Speicher-FETs, die in der gleichen Zeile angebracht sind, für sich bereits elektrisch leitend miteinander verbindet, so daß hierzu keine zusätzliche Verdrahtung nötig ist.
Die Verdrahtung der Anschlußbereiche D, S und der Umladebereiche BX, BX' kann jeweils in verschiedener Weise folgen. Insbesondere können z. B. die Drains D solcher n-Kanal-Speicher-FETs, die in einer Matrix angebracht sind, spaltenweise miteinander verbunden werden, vgl. das oben bereits angegebene Matrix-Beispiel. Gleichzeitig können die Umladebereiche BXzwar auch zeilenweise oder spaltenweise untereinander verdrahtet werden. Statt dessen können diese Umladebereiche BX aber auch in anderer Weise miteinander verdrahtet werden, z. B. so, daß pro 64 ■ 64-Matrix mit acht 8-Bit-Bytes pro Zeile, acht getrennte Umladebe-
reich-Sammelanschlüsse vorgesehen sind! von denen jeder Sammelanschluß jeweils nur mit einem einzigen Umladebereich BXder insgesamt acht Umladebereiche BX jedes Byte in jeder Zeile verbunden ist. Durch Anlegen des Steuergatepotentials an die Zeilenleitung,
d. h. an die Steuergateschiene G 2', und durch gleichzeitiges Anlegen des Umladepotentials an einen der acht Umladebereich-Sammelanschlüsse kann man in diesem Falle jeweils eine bestimmte der acht Stellen in allen acht Bytes — oder bei Anlegen der Umladepotentials an alle acht Umladebereich-Sammelanschlüsse alle acht Stellen eines jeden der acht Bytes — jener Zeile löschen, die diese Steuergateschiene G 2' steuert.
Die freie Wahl der Verdrahtung der Umladebereiche BX gestattet also die Umladebereiche BX jeweils über Dimensionen der Matrix anzusteuern, die weder der ersten noch der zweiten Matrixdimension entsprechen. Falls z.B. die verschiedenen Steuergateschienen G2' jeweils der ersten Matrixdimension entsprechen, und falls die Drains D jeweils spaltenweise verbunden sind und damit deren Verbindungen also der zweiten Matrixdimension entsprechen, dann kann, wie bereits beschrieben, man die Umladebereiche BX miteinander nach einem nicht spaltenweise oder zeilenweise festgelegten Verteilungsprinzip miteinander verdrahten und auf diese Weise gleichsam eine dritte Dimension der Matrix zur Ansteuerung der Umladebereiche BX ausnutzen.
Bisher wurde ein Ausführungsbeispiel beschrieben, bei dem die erste Dünnoxidschicht, also die Isolatorschicht zwischen dem Siliziumsubstrat HT einerseits und den Lappen L 1, L 2 andererseits, gleich dick ist wie die durch die Dünnoxidschicht gebildete Isolatorschicht zwischen dem Substrat HT und dem Speichergate G 1 im Kanalbereich K. Grundsätzlich kann man jedoch auch die den ersten und/oder zweiten Lappen vom Substrat trennende Isolatorschicht dünner als die das Speichergate G i vom Kanalbereich K1 trennende Isolatorschicht machen. Je dünner die Isolatorschicht zwischen dem Lappen und dem Substrat ist, um so niedriger werden die Mindestlöschspannungen, welche, zur Entladung des Speichergates mittels des Fowler-Nordheim-Tunneleffektes, zuzuführen sind.
Bei dem in Fig.4 gezeigten Ausführungsbeispiel bedeckt das Speichergate nur einen ersten Teil des Kanalbereichs K, wohingegen der zweite Teil des Kanalbereichs K zwar von der Steuergateschiene G 2' bzw. vom Steuergate G 2, aber nicht vom Speichergate G1 bedeckt wird. Wegen dieser Zweiteilung des Kanalbereiches K ist eine übermäßige Löschung des Speichergates G i zulässig, was für sich bereits bekannt ist.
Falls man das Speichergate G1 jedoch den gesamten
Kanalbereich K zwischen Drain D und Source 5 bedecken läßt, kann man kleinere Kanalbereichlängen zwischen Source S und Drain D zulassen, ohne unzulässig geringe Justiertoleranzen für die Herstellung zu fordern. Je geringer die Länge des Kanalbereichs K ist, um so geringer wird die zur Programmierung notwendige Source-Drain-Programmierspannung. Auch der Spannungsbedarf zum Lesen zwischen Source 5 und Drain D ist bei verringerter Kanallänge kleinen Die Löschung über den Lappen L 1 und den Lappen L 2 ist bei völliger Bedeckung des Kanalbereiches durch das Speichergate ebenfalls vergiftungsfrei möglich.
Hierzu 2 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. n-Kanal-Speicher-FET, der ein Halbleitersubstrat (HT) mit einer Source-Zone (S) und einer Drain-Zone (D) und ein über dem zwischen der Source-Zone (S) und der Drain-Zone (D) liegenden Kanalbereich (K) angeordnetes, von einem Isolator allseitig umgebenes Speichergate (Gi) sowie ein kapazitiv auf das Speichergate (G 1) einwirkendes Steuergate (G2, G2') aufweist und der einen mit dem Speichergate (Gi) leitend verbundenen Lappen (L 1) besitzt, der über der Source-Zone /φ oder der Drain-Zone (D) angeordnet ist und von dieser Zone durch eine dünne Isolatorschicht getrennt ist, wobei zum Entladen des mittels Kanalinjektion negativ aufgeladenen Speichergates (Gi) zwischen dem Steuergate (G 2) und der Source-Zone (S) oder der Drain-Zone (D) eine Löschspannung angelegt wird, bei der das Steuergate (G 2) negativ gegenüber der Source-Zone (S) oder der Drain-Zone (D) ist, dadurch gekennzeichnet, daß ein zweiter leitender Lappen (L 2) leitend mit dem Speichergate (G 1) verbunden ist, der einen Teil eines im Halbleitersubstrat (HT) angeordneten und von der Source-Zone (S) und der Drain-Zone (D) isolierten Umladebereichs (BX) vom Leitungstyp der Source- bzw. Drain-Zone (S, D) bedeckt, und daß die Löschspannung zwischen dem Steuergate (G 2) einerseits und dem einen oder den beiden der von den Lappen (L 1, L 2) bedeckten Bereiche (S/D, BX) des Halbleitersubstrats (HT) andererseits angelegt wird.
2. n-Kanal-Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß die Isolatorschicht, die den ersten (L 1) und/oder zweiten Lappen (L 2) vom durch ihn bedeckten Bereich (S, BX) trennt, dünner ist als die das Speichergate (G 1) vom Kanalbereich (X,)trennende Isolatorschicht.
3. n-Kanal-Speicher-FET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Speichergate (G 1) nur einen ersten Teil des Kanalbereiches (K 1) bedeckt und daß der zweite Teil des Kanalbercichcs (K) zwar vom Steuergate (G 2, G 2'), aber nicht vom Speichergate (G 1) bedeckt wird.
4. n-Kanal-Speicher-FET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Speichergate (G 1 den Kanalbereich (K) längs seiner gesamten Länge zwischen der Source-Zone (S) und der Drain-Zone (Ό; bedeckt.
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