DE2527969C2 - Verfahren zur Herstellung oxid- isolierter Feldeffekt-Transistoren - Google Patents
Verfahren zur Herstellung oxid- isolierter Feldeffekt-TransistorenInfo
- Publication number
- DE2527969C2 DE2527969C2 DE2527969A DE2527969A DE2527969C2 DE 2527969 C2 DE2527969 C2 DE 2527969C2 DE 2527969 A DE2527969 A DE 2527969A DE 2527969 A DE2527969 A DE 2527969A DE 2527969 C2 DE2527969 C2 DE 2527969C2
- Authority
- DE
- Germany
- Prior art keywords
- oxide
- layer
- field effect
- areas
- effect transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims description 6
- 239000003963 antioxidant agent Substances 0.000 claims description 2
- 230000003078 antioxidant effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 61
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 229910052796 boron Inorganic materials 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000002401 inhibitory effect Effects 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000012774 insulation material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 235000006708 antioxidants Nutrition 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- TUCIXUDAQRPDCG-UHFFFAOYSA-N benzene-1,2-diol Chemical compound OC1=CC=CC=C1O.OC1=CC=CC=C1O TUCIXUDAQRPDCG-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000006388 chemical passivation reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000005923 long-lasting effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
— auf das Halbleitersubstrat (11) werden aufeinanderfolgend
ein,e Oberfiächenschutzschicht
(12), die oxidattonshemrTi nde Schicht (13) sowie
eine in an sich bekannter Weise zu einem Muster ausgebildete, hinsichtlich einer Ionenimplantation
als Maske wirkende Schicht (14) aufgebracht;
— die nicht von der loner.-lmplantationsmaske bedeckten
Bereiche der oxidationshemmenden sowie der Oberfiächenschutzschicht werden entfernt:
— in den so freigelegten Substratbereichen werden mittels des anisotropischen Ätzmittels die
Vertiefungen (32) hergestellt;
— in das in den Vertiefungen freigelegte Substrat einschließlich der Seitenflächen (33) wird die Ionenimplantation
mit einem p-Typ Dotierungsmittel durchgeführt und anschließend die zugehörige lonen-lmplantationsmaskenschicht (14)
entfernt.
3. Verfahren nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, daß die Implantation
der Dotierungsatome bis in eine Tiefe hinein erfolgt,
die etwas großer b/w. etwa gleich ist m:t der Dicke
des bei der thermischen Oxiderzeugung umgewandelten Siliziums, wobei eine Dosierung gewählt wird,
die den mit der thermischen Oxiderzeugung verbundenen Verlust an Dotierungsatomen überkompensiert.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Ionen-Implantation
mit B1'-Atomen in einer Dosierung von etwa 5 · 1012 Atomen/cm2 und mit einer Energie
von etwa 65 KeV erfolgt.
5. Verfahren nach einem der vorhergehenden An-
Sprüche, dadurch gekennzeichnet daß in das Substrat B1'-Ionen bis zu einer maximalen Tiefe von
etwa 220 nm implantiert werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hinsichtlich
einer Ionen-Implantation als Maske wirkende Schicht aus einem Metall der die Materialien W, Mo
sowie Cr enthaltenden Gruppe besteht
7. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß das Substratmaterial Silizium mit kristallographischer
< 100 > -Orientierung ist.
Die Erfindung betrifft ein Verfahren zur Herstellung von n-Kanal-Feldeffekt-Transistoren, weiche zumindest
teilweise von vertieft angeordneten Oxid-Isolationsgebieten
umgeben sind, bei dem zur Herstellung der Oxid-Isolationsgebiete unter Verwendung einer entsprechend
strukturierten maskierenden, oxidationshemmenden Deckschicht selektiv Vertiefungen in das Halbleitersubstrat
geätzt werden, anschließend in den Boden und die Seitenwände der Vertiefungen ein den p-Typ
erzeugendes Dotierungsmittel mit einer solchen Dosis eingebracht wird, daß in den dotierten Substratbereichen
durch die Dotierungsatome zumindest die bei der nachfolgenden thermischen Oxiderzeugung auftretende
Dotierstoffverarmung kompensiert wird, schließlich thermisch oxidiert wird und in den somit durch Oxid-Isolationsgebicte
gegeneinander isolierten Substratbereichen die n-Kanal-Feldeffekt-Transistoren hergestellt
werden.
Auf dem Gebiet der integrierten, monolithischen Halbleitertechnologie ist man fortlaufend bestrebt, höhere
Packungsdichten bei weiterhin verringerter Leistungsaufnahme zu erzielen. Da sich integrierte .Speicheranordnungen
vorteilhaft mit Feldeffekt-Transistoren. z. B. als dynamische Ein-Element-Speicherzellen.
aufbauen lassen, bedeutet das eine hohe erzielbare Pakkungsdichte
bei relativ geringen Anforderungen an die notwendige Informations-Regenerierung. Anordnungen
mit Feldeffekt-Transistoren, die gegeneinander vollständig durch thermische Oxid-Isolationsgebiete getrennt
sind, sind an sich bekannt. Soweit im folgenden die Bezeichnung »Oxid-Isolation« gebraucht wird, ist
damit eine dielektrische !solution mit in Vertiefungen eines Halbleitcrsubstrates eingebrachtem Oxidmaterial
gemeint; in diesem Zusammenhang wird auch in der Literatur häufig die Kurzbe/uchnung ROI (reeessedoxide-isolation)
benutzt. Nach dem Stand der Technik wird ein isotropisches Ätzmittel benutzt, wobei der herausgeätzte
Bereich, der das Oxid-Isolationsmatenal auf-
nehmen soll, die Ätz-Maskierungsschichten unterschneidet.
Als Folge eines solchen isotropischen Ätzvorganges wird die herausgeätzte Vertiefung teilweise
noch von der Ätz-Maskierungsschicht abgedeckt, so daß die nachfolgende Ionenimplantation einen implantierten
Bench bildet, der sich lediglich teilweise über die
Bodenfläche des herausgeätzten Gebiets erstreckt (US-PS37 55 001).
Gegenüber der Diffusion wird für die Zuführung überschüssiger p-Typ Dotierungsatome die Ionenimplantation
vorgezogen, da damit sowohl das Dotierungsprofil an sich als auch die Tiefenerstreckung des
Dotierungsprofils etwas liefer als die sich später einstellende
Oxid/Silizitim-Grenzfläche eingestellt werden
kann. Demgegenüber ergäbe sich bei einer Diffusion ein
viel höherer Wert sowie ein abstandsmäßig weniger gul
definiertes Dotierungsprofil. Darüber hinaus würde die größere laterale Ausdehnung der Diffusionsgebiete die
Sperr-Durchbruchspannung der η-dotierten Source- und Draingebiete in nachteiliger Weise verringern.
In der US-A-37 51 722 ist ein Verfahren der eingangs genannten Art beschrieben. Die Dotierung der Vertiefungen,
und zwar ihres Bodens und ihrer Seitenwände, erfolgt dabei n.iitels Diffusion, was die mit dieser Dotierungsmethode
verbundenen Nachteile mit sich zieht. Dieselben Probleme werden erzeugt bei der in der DE-OS
23 20 195 beschriebenen Herstellung einer Ein-Element-Speicherzeile
mit einem n-Kanal-FET, denn auch dabei werden die an die Oxid-Isolationsbereiche angrenzenden
Substratbereiche mittels Diffusion p-dotiert. Es kommt bei dem in der DE-OS beschriebenen
Verfahren hinzu, daß vor der Erzeugung der Oxid-Isolationsbereiche,
dort wo sie entstehen sollen, keine Vertiefungen geätzt werden. Bei einem solchen Vorgehen
dauert es sehr lang, bis das Oxid tief genug in das Substrat hineingewachsen ist, und außerdem wächbi bei einer
so lang dauernden Oxidation das Oxid beachtlich in lateraler Richtung, wobei die bekannten damit verbundenen
Nachteile auftreten. Diese Nachteile werden bei Anwendung einer Ionenimplantation vermieden.
Während der Herstellung von n-Kanal-Feldeffekt-Transistoren
werden p-Typ Dotierstoffe, z. B. Bor, von der Oberfläche im Bereich des Substrat/Oxidübergangs
beim Aufwachsen einer thermischen Oxidschicht aus dem Substrat abgezogen. Dieses an sich bekannte Bor-Verarmungsphänomen
verursacht zwei Effekte, die hinsichtlich der Bauelementcharakteristik nachteilig sind.
Erstens kann durch diese Verarmung ein Stromweg zur elektrischen Verbindung benachbarter Elemente, d. h.
ein parasitärer Kanal unterhalb der Oxidschicht, angenommen werden. Zum zweiten erhöht eine solche Verarmung
entlang der Seitenflächen des Oxid-Materialei; die Leitfähigkeit zwischen Source und Drain der betroffenen
Feldeffekt-Transistoren, so daß diese vorzeitig eingeschaltet werden können. Dieser zu frühe Einschalteffekt,
der vor dem Erreichen der eigentlichen bezüglich des hauptsächlichen Kanals definierten Scntvellenspannung
auftritt, ist insbesondere bei aus solchen Feldeffekt-Transistoren aufgebauten Ein-Element-Speicheranordnungen
von großem Nachteil
Das Problem der nicht-dotierten Seitenflächen de-Vertiefungen, welche anschließend mit Oxid gefüllt werden
sollen, tritt auch bei dem in der US-PS 37 55 001
beschriebenen Herstellungsverfahren für oxid-isoliertc
n-Kanal-Feldcffckt-Transistoren auf, bei dem p-Leitfähigkcit
erzeugende Ionen in die Vertiefungen implantiert werden. Wegen des Überhangs der sowohl für die
Ätzung der Vertiefungen als auch für die Ionenimplantation verwendeten Maske wird bei der Ionenimplantation
nur der Boden der Vertiefungen dotiert.
Die Vervendung anisotropischer Ätzmittel mit anschließender
Dotierung der dadurch hergestellten Vertiefungen durch einen Diffusionsschrit, ist im Zusammenhang
mit der Herstellung von Schottky-Dioden in der US-Patentschrift 37 42 317 behandelt. Derartige
Schottky-Dioden arbeiten jedoch in einer gegenüber den von der Erfindung betroffenen Feldeffekt-Transistoren
völlig verschiedenen Weise. Beispielsweise tritt bei Schottky-Dioden ein nach unten, d. h. senkrecht in
d;is Substrat gcriciitctcr Stromfluß auf, während de!'
-S'tromfluß, bei Feldeffekt-Transistoren entlang der
Oberfläche, d. h. in horizontaler Richtung, vor sich geht.
Die bei der Isolation oberflächengesteutrter Bauelemente
auftretenden Probleme liegen demnach bei Anordnungen mit Schottky-Übergängen nicht vor. Darüber
hinaus benutzt die dort behandelte Schottky-Struktur keine dielektrische Oxid-Iso!ation, sondern
vielmehr eine solche mit p-n-Übergängen.
Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung von oxid-isolierten n-Kanal-Feldeffekt-Transistoren
anzugeben, bei welchem die Leckströme insbesondere über die Seitenflächen der vertieft angeordneten
Oxid-Isolationsbereiche unterbrochen sind, indem vor der Erzeugung der Isolationsbereiche der Boden
und die Wände der Vertiefungen, die danach mit Oxid gefüllt werden, mit p-Leitfähigkeit erzeugenden Verunreinigungen
dotiert werden, wobei an den Wänden ein gut definiertes Dotierungsprofi! mit einer geringen lateralen
Ausdehnung erzeugt wird und die Dotierung nicht zu hoch gemacht wird.
Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch aufgeführten Maßnahmen vor. Vorteilhafte
Weiterbildungen und Ausgev .„Itungen der Erfindung
sind in den SJniei'ansprächen gekennzeichnet
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen
näher erläutert. Es zeigt
Fig IA-IE Schnittansichten von in Vertiefungen
eingebrachten Oxid-Isolationsgebieten in verschiedenen
Stadien der Herstellung:
F i g. 2 und 4 Schnittdarstellungen eines nach der Erfindung hergestellten n-Kanal-FET;
F i g. 3 eine Schnittansicht einer mit dem Verfahren nach der Erfindung hergestellten dynamischen Ein-FET-Speicherzelle:
Fig. 5 eine Darstellung des bei einem erfindungsgemaß
hergestellten n-Kanal-Feldeffekt-Transistors anzutreffenden
Einschaltverhaltens unterhalb der eigentlichen Schwellenspannung und
F i g. 6 eine Darstellung des Leckstromverhaltens unterhalb der erfindungsgemäß hergestellten oxkHsolierten
Bereiche.
In F i g. 1A ist allgemein mit 10 ein Ausschnitt aus der
Struktur dargestellt, von der die Erfindung ausgeht. Ein
p-Typ-Siliziumsubstrat 11 mit einer kristallographischen < 100
>-Orientierung wird durch S<i°en und Po-Heren
aus einem p-Typ Siliziumstab hergestellt, der mittels konventioneller Kristall-Wachstumsprozesse in Ge
genwart eines p-Typ Dotierungsstoffes, z. B. Bor, gebildet ist. Auf das Silizium-Substrat 11 wird eine dünne
Oberflächenschut/schicht 12 aus Siliziumdioxid ausgebildet oder niedergeschlagen, um das Substrat vor einer
Beschädigung dur<;h eine nachfolgend aufzubringende Nilridschicht /u bewahren. Diese Siliziumdioxidschicht
ist etwa 5 bis 30 nm un-J innerhalb dieses Bereiches vor-
-".ug. AOise 5 nm dick und kann durch thermische Oxidation
der Siliziumoberfläche bei 1000°C in trockenem Sauerstoff oder aurch einen chemischen A jfdampfvorgang
von Siliziumdioxid ausgebildet werden.
Auf die Siliziumdioxidschicht 12 wird dann eine damit verbundene o:.iHationshemmende Schicht 13 aufgebracht,
z. B. aus Siliziumnitrid. AIN, BN, A^Oj, SiC oder
TbOj. Vorzugsweise besteht diese Schicht IJ aus Siliziumnitrid
und ist ungefähr 50 bis 200 nm u.nd 'in diesem
Bereich vorzugsweise 200 nm dick. Diese Schicht kann mittels an sich bekannter chemischer Aufdampfverfahren
aufgebracht wsrden. Die Schicht 13 dient als Ätzmaske
hinsichtlich der dünnen Siliziumdioxidschicht 12, als Oxidationsmaske während des nachfolgenden Aufwachscns
des Oxid-Isolationsmaterials und als Block-
maske für die spätere Bor-Implantation.
Danach wird eine zweite Siliziumdioxidschichi 14 aufgebracht.
Diese Schicht ist ungefiihr 150 bis 50 mn und
in diesem Bereich vorzugsweise 150 nm dick und kann mittels chemischer Aufdampfung hergestellt werden.
Diese Schicht 14 dient sowohl als Maske beim Ätzen der Nitridschicht 13 als auch als Blockmaske für die noch
folgende Ionenimplantation. Statt der Schicht 14 kann auch eine Metallschicht, z. B. aus W1 Mo und Cr verwendet
werden. Solche Metallfilme werden ihrerseits mittels dafür bekannter Mittel geätzt.
An dieser Stelle ist festzustellen, daß die Schicht 13
zur Oxidationshemmung sowie die Schicht 14 zur Ionenimplantationsverhinderung auch durch eine einzige
Schicht aus einem Material wie Platin oder Gold ersetzt werden könnten, welche Materialien sowohl als Oxidations-
als auch als Ionenimplantationsblockierschichten wirken. Auf die Oberfläche der lonenimplantationsblokkierenden
Schicht 14 wird schließlich eine Photolackschicht 15 aufgebracht, wie sie zur Ausbildung von Mustern
allgemein bei derartigen photolithographischen Ätz- und Maskierverfahren zur Ausbildung von Öffnungen
in Siliziumdioxid bekannt sind. Dazu kann jedes lichtempfindliche, polymerisierende Resistmaterial bekannter
Art Verwendung finden. Die Photolackschicht wird durch Aufsprühen oder mittels Drehbeschichtung
aufgebracht.
In dieser Photolackschicht 15 wird anschließend in bekannter Weise durch UV-Bclichtung und Entwicklung
ein Muster ausgebildet, so daß die Schicht 15 nur in solchen Gebieten .iehen bleibt, in denen kein Oxid-Isolationsmaterial
gebildet werden soll.
Als nächstes werden die nicht von der Photolackschicht 15 bedeckten Bereiche der Siliziumdioxidschicht
14 entfernt. Dazu wird die Halbleiterscheibe für etwa zwei Minuten in eine gepufferte Flußsäurelösung eingetaucht.
Diese Ätzlösiing löst nur das Siliziumdioxid auf und greift nicht das Siiiziumnitrid oder andere Materialien
der hier behandelten Schichtenfolge an. Die Photolackschicht 15 auf der geätzten Siliziumdioxidschicht
14 wird dann durch ein geeignetes Lösungsmittel entfernt, so daß das übrigbleibende Siliziumdioxid ein vorbestimmtes
Muster bildet (F i g. 1 B). Die Siliziumdioxidschicht 14 dient nur als Ätzmaske zur Herstellung eines
vorbestimmten Musters in der Nitndschichl 13, der dünnen Oxidschicht 12 sowie dem Siliziumsubstrat 11. Die
Muster in der Nitridschichi 13 werden durch Ätzen in
einer Phosphorsäurelösung für etwa 30 Minuten bei 180" C ausgebildet. Anschließend werden die Muster in
der dünnen Siliziumdioxidschicht 12 mittels Ätzen in einer gepufferten Flußsäurelösung über etwa 15 Sekunden
hergestellt.
Wie aus F1 g. IC ersichtlich ist, werden dann flachbödige
Vertiefungen 32 mit einer Tiefe von ungefähr 200 nm in die freigelegten Siliziumbereiche geätzt, indem
die Anordnung in eine Lösung eines an sich bekannten anisotropischen Ätzmittels, wie z. B. Kaliumhydroxid,
Brenzcatechin (Pyrocatechol) oder Hydrazin getaucht wird. Infolge des Zusammenwirkens des anisotropischen Ätzmittels mit dem
< 100 >-orientierten Si- lizium bilden die Seitenflächen 33 der Vertiefungen 32
im Silizium einen Winkel von 45.7° zur Vertikalen hinsichtlich der kristallographischen Atomebenen im Silizium,
wobei praktisch keine Unterätzung der Nitrid-Ätzmaske auftritt Dieser Sachverhalt ist im Rahmen der
vorliegenden Erfindung bedeutungsvoll, weil es für die nachfolgende Implantation von Bor-Ionen wesentlich
ist, daß einige dieser Ionen in der Silizium-Seitenfläche 33 nahe der Oberfläche eingebaut werden. Die Tiefe
und die Oberflächenebenheit der Bodcnfliiche der Vertiefung
32 kann durch Veränderung der Zusammensetzung und der Temperatur der λ !/.lösung gut gesteuert
werden. Bezüglich der Wirksamkeit des anisotropischon
Ätzens ist es erforderlich, daß die Ordinate oder Abszisse eines in einem .v-y-Syslcm angenommenen integrierten
Sehaltungsfcldcs innerhalb 5° auf die (010)- oder (OOlJ-kristallographischcn Richtungen des
< 100>-orientierten Siliziumsubslrats ausgerichtet
sind.
Nach dem Ät/:en der flachbödigen Vertiefungen 32 im
Siliziumsubstrat 11 wird die Struktur einem Implantationsschritt mit p-Typ dotierenden Ionen, z. B. B, Al, Ga
oder In unterworfen, was in F i g. 1D durch die Pfeile 16 angedeutet sein soll. Beispielsweise wird die genannte
Struktur mit B"-Ionen in einer Dosierung von etwa 5 ■ IO12 Atomen/cm2 bei einer Energie von ungefähr
65 KeV bis zu einer Tiefe von etwa 220 nm von der freiliegenden Siliziumoberfläche implantiert. Die Dotierungsatome
werden bis zu einer maximalen Tiefe implantiert, die etwa gleich der bei der thermischen Oxidation
umgewandelten Siliziumschichidicke ist. wobei die Dosierung höher gewählt wird als zur Kompensation
bei der nachfolgenden Verarmung von Doticratomcn erforderlich wäre. Dabei wirken die dicke Oxidschicht
14 und die Nitridschicht 13 zusammen als Blockmaske zur Verhinderung dessen, daß Bor-Ionen in den Bereich
unterhalb der Maske implantiert werden. Später werden in diesem geschützten Bereich die Halbleiterbauelemente
erzeugt. Die unterbrochene Linie 17 illustriert etwa die Eindringtiefe der Ionen. Nach dem Implantationsschritt
wird die Oxidschicht 14 in einer gepufferten Flußsäurelösung weggeätzt.
Die Struktur 10 wird dann für etwa 70 Minuten bei 10000C einer nassen thermischen Oxidation in einer
Dampfatmosphäre unterworfen, um in den Vertiefungen des Substrats i i die eigentlichen Oxid-isoiationsgebiete
18 mit einer Dicke von etwa 450 nm aufzubauen. Dabei dient die Nitridschicht 13 als oxidationshemmende
Schicht bezüglich der von ihr bedeckten Flächenbereiche. Die Oxidschicht 12 ist zu dünn, um eine nennenswerte
laterale Oxidation der Oberfläche des Substrats 11 zu erlauben. Während der thermischen Oxidation
verarmt das Substrat 11 hinsichtlich der Boratome in dem Maße, wie das Oxid nach unten bzw. seitlich in das
Substrat 11 hineinwächst. Die Bor-Konzentration, die in die Bodenfläche der Vertiefung 32 sowie in deren Seitenflächen
33 implantiert wurde, ist jedoch mehr als
ausreichend, um diese Verarmungserscheinung kompensieren zu können.
Die Nitridschicht 13 sowie die dünne Oxidschicht 12 werden dann wiederum mit den oben beschriebenen
zugehörigen Ätzlösungen entfernt. Die fertiggestellten Oxid-Isolationsgebiete 18 mit der sie umgebenden implantierten
Bor-Schicht 19 sind in F i g. 1E dargestellt.
F i g. 2 zeigt eine Schnittansicht eines n-Kanai-Feldeffekt-Transistors,
der unter Verwendung von völlig in Vertiefungen angebrachten Oxid-Isolationsgebieten
hergestellt ist um die Grenzen der FET-Struktur zu definieren, d. h„ die Source-, Drain- und Kanalgebiete
stoßen alle an die Oxid-Isolationsgebiete an. Für die Herstellung des Feldeffekt-Transistors kann irgendeines
der zahlreichen konventionellen Verfahren Anwendung finden, obgleich für die folgende Erläuterung ein
FET-Herstellungsprozeß mit einem Polysilizium-Gate
20 sowie ionenimplantierten η-Typ Source- und Drain-Gebieten 21 bzw. 22 gewählt worden ist. Die FET-Her-
stellung erfolgt grundsätzlich wie folgt: Zuerst wird eine Gate-Oxidschicht 23 von etwa 35 bis 50 ran Dicke aufgewachsen.
Darauf wird eine etwa 350 nm dicke Polysilizium-Schicht 20 niedergeschlagen, ein η+-Dotierungsvorgang durchgeführt sowie die G1TtCS mittels konventioneller
photolithographischcr oder anderer Techniken entworfen. Anschließend werden mil einer Ticfencrstreckung
von etwa 200 nm die η+ -Source- und Draingebietc
21 und 22 durch eine As75-Implantation mit einer
Energie von ungefähr 100 KeV und einer Dosierung von 4 · 10|r>
Atomen/cm2 hergestellt. Eine abschließende isolierende Oxidschicht 24 von etwa 200 mn Dicke
wird darauf aufgebracht; durch diese Schicht werden Locher fur Querverbindungen an den dafür erfordern
chen Stullen ge;ii/i. um Kontakte /u den Source- und
Drain-Gebieten 21 und 22 sowie zu dem Pnlysili/ium-Gate
20 herzustellen; die betreffende Kontakt-Metallisierungsschicht 25 wird dazu aufgebracht und abgegrenzt.
Die Überschneidung der Bor-Seitenflächendotierung mit den n- Source- oder Draingebieten verringert
dabei praktisch nicht wesentlich die Durchbruchspannung dieser Übergänge im Sperrbetrieb.
F i g. 3 zeigt eine Querschnittsansicht durch eine dynamische Ein-Element-Speicherzelle, die mit Oxid-Isolation
ausgelegt ist. Die Speicherzelle besteht aus einem FET-Schaltelement der in F i g. 2 gezeigten Art sowie
einem Polysilizium/Siliziumdioxid/Silizium-Speicherkondensator 26. Information in der Form eines Ladungsüberschusses
oder -mangels kann auf die untere (Silizium-JSpeicherkondcnsator-Platte gebracht oder
davo" entfernt werden, indem die das Gate des FET anschließende Wortleilung 27 sowie die das Drain-Gebiet
anschließende Bitlcitung 28 entsprechend vorgespannt werden. Eine solche Speicherzelle ist grundsätzlich
bereits in der US-Patentschrift 33 87 286 der Anmeldcrirs beschrieben.
I·" i g. 4 zeigt eine zu den Darstellungen in F i g. 2 und 3 verschiedene Schnittansicht der FET-Anordnung. Dieser
Schnitt ist rechtwinklig dazu und etwa durch die Mitte des FET-Kanalgebietes zwischen dem Source-
und Draingebiet geführt. F i g. 4 zeigt den hauptsächlichen Leitungskanal 29 des FET. Die gesamte bor-implantierte
Schicht 19 setzt sich zusammen aus den borimplantierten Kanal-Seitenflächen 30 und dem Stoppergebiet
3t gegen eine parasitäre Kanalbildung.
F i g. 5 zeigt die experimentell ermittelte Source-Drain-Leitfähigkeitscharakteristik
eines Feldeffekt-Transistors im Bereich unterhalb der eigentlichen Schwellenspannung, wobei dieser FET wie in F i g. 2 mit
einer Oxid-Isolation ausgestattet ist und z. B. in einer Ein-Element-Speicherzelle eingesetzt werden könnte.
Die Charakteristik Λ in F i g. 5 ist dabei typisch für eine crfindungsgemäß behandelte Struktur mit einer Bor-Implantation,
während die Charakteristik B sich bei einer ähnlich aufgebauten Struktur ergibt, die jedoch
nicht den Schritt der Bor-Implantation in die Seitenflächen (30 in F i g. 4) aufweist, infolge des Fehlens von Bor
in den Silizium-Seitenflächen wird parallel zum Hauptkanal
des Feldeffekt-Transistors ein paralleler Leitfähigkeitskanal mit einer relativ niedrigeren Gate-Schwellenspannung
gebildet. Dieser parallele Seitenflächen-Kanal hat selbst bei einer am Gate anliegenden
Spannung von 0 Volt eine relativ hohe Source-Drain-Leitfähigkeit zur Folge. Der Unterschied zwischen den
Charakteristiken A und B besteht daher in der schädlichen Seitenflächenleitfähigkeit bzw. dem zugehörigen
Strom. Ohne die Seitenflächendotierung kann eine in Form einer elektrischen Ladung auf dem Kondensator
einer Ein-Element-Speicherzelle gespeicherte Information über einen Leckstrom entlang dieses Seitenflächenkanals
»auslaufen«. Damit der Kondensator einer derartigen Ein-Element-Speicherzelle eine für integrierte
Schaltkreisanwendungcn brauchbare lange Speicherzeit aufweist, ist eine FET-Leitungscharakteristik der
mit dem Kurvenzug A gezeigten Art erforderlich.
Aus der Darstellung von F i g. 6 geht hervor, daß die implantierte Bor-Schicht unter dem vertieften angeordneten
Oxid weiterhin als Kanalstopper (31 in Fig.4)
hinsichtlich parasitärer Kanäle wirkt. Die experimentell aufgenommenen Kurven von Fig. 6 zeigen die Leitfähigkeit
/wischen der Source eines Feldeffckl-Transisiors und der Drain eines benachbarten davon durch
eine Oxid-Isolation getrennten Fcldeffekt-Transistors.
Ein metallischer Verbindungsleiterzug, der über der trennenden Oxid-Isolation verläuft, kann als Gate eines
parasitären Feldeffckt-Transistors wirken, wobei das vertieft angeordnete Oxid die Gate-Isolierschicht eines
solchen Feldeffekt-Transistors darstellt, in F i g. 6 zeigt die mit A bezeichnete Kurve den parasitären Stromverlauf
von einem Element zu einem anderen, wenn mit der Oxid-Isolation eine Bor-Schicht darunter verbunden ist,
während der mit B bezeichnete Kurvenzug die entsprechenden Verhältnisse ohne eine derartige implantierte
Bor-Schicht betrifft. Ohne eine solche Bor-Schicht reicht bereits eine kleine Spannung des metallischen
Leiterzuges aus, um eine Stromleitung zwischen benachbarten Feldeffekt-Transistoren zu verursachen. In
einer Ein-Element-Speicherzelle würde das zu nachteiligen Leistungsvcrlusten sowie zu aus der Datenübertragung
bekannten »Übcrsprech-Erscheinungen« zwischen benachbarten Bit-Leitungen und Speicherkondcnsaloren
führen.
Hierzu 4 Blatt Zeichnungen
Claims (2)
1. Verfahren zur Herstellung von n-Kanal-Feldeffekt-Transistoren,
weiche zumindest teilweise von vertieft angeordneten Oxid-Isoiationsgebieten umgeben
sind, bei dem zur Herstellung der Oxid-Isolationsgebiete
unter Verwendung einer entsprechend strukturierten maskierenden, oxidationshemmenden
Deckschicht selektiv Vertiefungen in das Halbleitersubstrat geätzt werden, anschließend in den Boden
und die Seitenwände der Vertiefungen ein den p-Typ erzeugendes Dotierungsmittel mit einer solchen Dosis
eingebracht wird, daß in den dotierten Substratbereichen durch die Dotierungsatome zumindest die
bei der nachfolgenden thermischen Oxiderzeugung auftretende Dotierstoffverarmung kompensiert
wird, schließlich thermisch oxidiert wird und in den somit durch Oxid-Isolationsgebiete gegeneinander
isolierten Substratbereichen die n-Kanal-Feldeffekt-Transistoren
hergestellt werden, dadurch gekennzeichnet, daß beim Ätzen ein anisotrop
itzendes Ätzmittel eingesetzt wird, mit dem nur eine vernachlässigbare Unterätzung der maskierenden
Deckschicht (12,13) und eine Abschrägung der Seitenflächen (33) der Vertiefung (32) erzeugt wird und
daß die Dotierung der Vertiefungen und ihrer Seitenwände durch ganzflächige Implantation von Ionen,
die den p- Leitfähigkeitstyp erzeugen, erfolgt.
2. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden Verfahrensschritte:
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US484033A US3899363A (en) | 1974-06-28 | 1974-06-28 | Method and device for reducing sidewall conduction in recessed oxide pet arrays |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2527969A1 DE2527969A1 (de) | 1976-01-08 |
DE2527969C2 true DE2527969C2 (de) | 1985-07-04 |
Family
ID=23922460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2527969A Expired DE2527969C2 (de) | 1974-06-28 | 1975-06-24 | Verfahren zur Herstellung oxid- isolierter Feldeffekt-Transistoren |
Country Status (7)
Country | Link |
---|---|
US (1) | US3899363A (de) |
JP (1) | JPS5436034B2 (de) |
CA (1) | CA1053378A (de) |
DE (1) | DE2527969C2 (de) |
FR (1) | FR2276691A1 (de) |
GB (1) | GB1499848A (de) |
IT (1) | IT1038052B (de) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4044454A (en) * | 1975-04-16 | 1977-08-30 | Ibm Corporation | Method for forming integrated circuit regions defined by recessed dielectric isolation |
US4008111A (en) * | 1975-12-31 | 1977-02-15 | International Business Machines Corporation | AlN masking for selective etching of sapphire |
US4075045A (en) * | 1976-02-09 | 1978-02-21 | International Business Machines Corporation | Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps |
US4035198A (en) * | 1976-06-30 | 1977-07-12 | International Business Machines Corporation | Method of fabricating field effect transistors having self-registering electrical connections between gate electrodes and metallic interconnection lines, and fabrication of integrated circuits containing the transistors |
FR2358748A1 (fr) * | 1976-07-15 | 1978-02-10 | Radiotechnique Compelec | Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede |
JPS5341179A (en) * | 1976-09-28 | 1978-04-14 | Toshiba Corp | Semiconductor device and its manufacture |
US4553314B1 (en) * | 1977-01-26 | 2000-04-18 | Sgs Thomson Microelectronics | Method for making a semiconductor device |
US4113516A (en) * | 1977-01-28 | 1978-09-12 | Rca Corporation | Method of forming a curved implanted region in a semiconductor body |
US4070211A (en) * | 1977-04-04 | 1978-01-24 | The United States Of America As Represented By The Secretary Of The Navy | Technique for threshold control over edges of devices on silicon-on-sapphire |
US4182636A (en) * | 1978-06-30 | 1980-01-08 | International Business Machines Corporation | Method of fabricating self-aligned contact vias |
US4198250A (en) * | 1979-02-05 | 1980-04-15 | Intel Corporation | Shadow masking process for forming source and drain regions for field-effect transistors and like regions |
EP0043372A1 (de) * | 1980-01-11 | 1982-01-13 | Mostek Corporation | Verfahren zur herstellung einer halbleiteranordnung |
US4315781A (en) * | 1980-04-23 | 1982-02-16 | Hughes Aircraft Company | Method of controlling MOSFET threshold voltage with self-aligned channel stop |
DE3023410A1 (de) * | 1980-06-23 | 1982-01-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung von mos-strukturen |
US4472874A (en) * | 1981-06-10 | 1984-09-25 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming planar isolation regions having field inversion regions |
US4596068A (en) * | 1983-12-28 | 1986-06-24 | Harris Corporation | Process for minimizing boron depletion in N-channel FET at the silicon-silicon oxide interface |
JPS61224459A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH06349820A (ja) * | 1993-06-11 | 1994-12-22 | Rohm Co Ltd | 半導体装置の製造方法 |
US6780718B2 (en) * | 1993-11-30 | 2004-08-24 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
JP3319227B2 (ja) * | 1995-06-29 | 2002-08-26 | 三菱電機株式会社 | 電力用圧接型半導体装置 |
US6022751A (en) * | 1996-10-24 | 2000-02-08 | Canon Kabushiki Kaisha | Production of electronic device |
US6190979B1 (en) | 1999-07-12 | 2001-02-20 | International Business Machines Corporation | Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill |
US6348394B1 (en) | 2000-05-18 | 2002-02-19 | International Business Machines Corporation | Method and device for array threshold voltage control by trapped charge in trench isolation |
US6927414B2 (en) * | 2003-06-17 | 2005-08-09 | International Business Machines Corporation | High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof |
JP4718894B2 (ja) * | 2005-05-19 | 2011-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
US20080029893A1 (en) * | 2006-08-07 | 2008-02-07 | Broadcom Corporation | Power and Ground Ring Layout |
JP5444694B2 (ja) * | 2008-11-12 | 2014-03-19 | ソニー株式会社 | 固体撮像装置、その製造方法および撮像装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3440502A (en) * | 1966-07-05 | 1969-04-22 | Westinghouse Electric Corp | Insulated gate field effect transistor structure with reduced current leakage |
US3550292A (en) * | 1968-08-23 | 1970-12-29 | Nippon Electric Co | Semiconductor device and method of manufacturing the same |
US3615875A (en) * | 1968-09-30 | 1971-10-26 | Hitachi Ltd | Method for fabricating semiconductor devices by ion implantation |
US3550260A (en) * | 1968-12-26 | 1970-12-29 | Motorola Inc | Method for making a hot carrier pn-diode |
GB1332932A (en) * | 1970-01-15 | 1973-10-10 | Mullard Ltd | Methods of manufacturing a semiconductor device |
US3659160A (en) * | 1970-02-13 | 1972-04-25 | Texas Instruments Inc | Integrated circuit process utilizing orientation dependent silicon etch |
NL164424C (nl) * | 1970-06-04 | 1980-12-15 | Philips Nv | Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag. |
NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
US3742317A (en) * | 1970-09-02 | 1973-06-26 | Instr Inc | Schottky barrier diode |
US3751722A (en) * | 1971-04-30 | 1973-08-07 | Standard Microsyst Smc | Mos integrated circuit with substrate containing selectively formed resistivity regions |
US3748187A (en) * | 1971-08-03 | 1973-07-24 | Hughes Aircraft Co | Self-registered doped layer for preventing field inversion in mis circuits |
US3796612A (en) * | 1971-08-05 | 1974-03-12 | Scient Micro Syst Inc | Semiconductor isolation method utilizing anisotropic etching and differential thermal oxidation |
DE2320195A1 (de) * | 1972-04-24 | 1973-12-13 | Standard Microsyst Smc | Durch ionenimplantation hergestellter speicherfeldeffekt-transistor mit siliciumbasis |
-
1974
- 1974-06-28 US US484033A patent/US3899363A/en not_active Expired - Lifetime
-
1975
- 1975-04-11 CA CA224,582A patent/CA1053378A/en not_active Expired
- 1975-05-14 IT IT23306/75A patent/IT1038052B/it active
- 1975-05-16 JP JP5751375A patent/JPS5436034B2/ja not_active Expired
- 1975-05-21 GB GB21855/75A patent/GB1499848A/en not_active Expired
- 1975-05-23 FR FR7516564A patent/FR2276691A1/fr active Granted
- 1975-06-24 DE DE2527969A patent/DE2527969C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
IT1038052B (it) | 1979-11-20 |
JPS5436034B2 (de) | 1979-11-07 |
CA1053378A (en) | 1979-04-24 |
FR2276691A1 (fr) | 1976-01-23 |
JPS513881A (de) | 1976-01-13 |
DE2527969A1 (de) | 1976-01-08 |
FR2276691B1 (de) | 1977-04-15 |
US3899363A (en) | 1975-08-12 |
GB1499848A (en) | 1978-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2527969C2 (de) | Verfahren zur Herstellung oxid- isolierter Feldeffekt-Transistoren | |
DE2524263C2 (de) | Verfahren zum Herstellen einer komplementären Feldeffekt-Transistoranordnung mit isoliertem Gate | |
DE102008054075B4 (de) | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren | |
DE2734694A1 (de) | Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung | |
DE4110906C2 (de) | Verfahren zum Herstellen von DRAM-Zellen mit zumindest einem selbstausgerichteten Kondensatorkontakt und Zellstruktur mit zumindest einem selbstausgerichteten Kondensatorkontakt | |
DE3334624C2 (de) | ||
DE3150222A1 (de) | "verfahren zum herstellen einer halbleitervorrichtung" | |
DE4235534A1 (de) | Verfahren zum isolieren von fets | |
DE2212049A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung | |
DE2808257A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
EP0001574B1 (de) | Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung | |
DE2707652A1 (de) | Verfahren zur bildung von kanalsperren entgegengesetzter leitungstypen im zwischenbereich zwischen zwei mos-bauelementen zugeordneten zonen eines siliziumsubstrats | |
DE2615754C2 (de) | ||
DE19520958C2 (de) | Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung | |
DE2943435C2 (de) | Halbleiteraufbau und Verfahren zu dessen Herstellung | |
DE19951993A1 (de) | Halbleiter-Isolator-Struktur mit reduzierter Störkapazität und ein Verfahren zu deren Herstellung | |
DE3242736A1 (de) | Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren | |
DE2247975B2 (de) | Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren | |
DE10134444A1 (de) | Halbleitervorrichtung zum Reduzieren des Übergangszonenleckstromes und des Schmalweiteneffektes und Verfahren zur Herstellung derselben | |
DE2550346A1 (de) | Verfahren zum herstellen eines elektrisch isolierenden bereiches in dem halbleiterkoerper eines halbleiterbauelements | |
DE2133979B2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE3625742C2 (de) | Integrierte CMOS-Schaltung | |
EP1415339B1 (de) | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors | |
DE3145101C2 (de) | Verfahren zur Herstellung eines Halbleiterspeichers | |
DE3123610A1 (de) | "selbstausrichtendes mos-herstellungsverfahren" |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
8128 | New person/name/address of the agent |
Representative=s name: OECHSSLER, D., DIPL.-CHEM. DR.RER.NAT., PAT.-ASS., |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |