DE2444399A1

DE2444399A1 - Digitale additionsstufe

Info

Publication number: DE2444399A1
Application number: DE19742444399
Authority: DE
Inventors: Bruce Alan Fette; Lester Howard Hazlett
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1973-09-20
Filing date: 1974-09-17
Publication date: 1975-10-16
Also published as: JPS5055236A; FR2245026B1; FR2245026A1; US3843876A

Description

DIPL.-ING. LEO FLEUCHAUS
DR.-ING. HANS LEYH

DIPL.-ING. ERNST RATHMANN

München 71. iß. Sept. 1974 Metchloretr. 42

Unser Zeichen: M0162P-1194

Motorola, Inc. 5725 East River Road. Chicago„ Illinois V.St.A.

Digitale Additionsstufe

Die'Erfindung "betrifft eifie digitale Additionsstufe mit N-parallelgeschalteten Volladditionsstufen, wobei jede Volladditionsstufe mit einem Addend-Signal A, einem Augend-Signal B und einem eingangsseitigen Übertragssignal G beaufschlagbar ist und ein ausgangsseitxges Übertrags signal K sowie ein Sunmensicpia". S liefert.

Digitale Additionsstufen in paralleler Anordnung sind allgemein bekannt und in digitale Rechner integriert eingesetzt, Sxe arbeiten typischerweise in der Weise _} dass sie zwei Eits unterster Ordnung addieren und dabei eine Summe und einen Übertrag bilden. Der Übertrag wird z\x der Summe der beiden Bits nächsthöherer Ordnung addiert, wodurch ein neuer Übertrag gebildet wird, der dann zu der Summe des nächsthöheren Bitpaares usw. addiert wird. Die gesamte Addition oder auch Sübtraction hängen offensichtlich van der Weiterleitung dieses !Übertrags ab. Wenn

Fs/wi . oie.

24AA399

die binären zu addierenden Zahlen sehr gross sind, wird für die Erzeugung und Weiterleitung der Überträge eine wesentliche Zeit in Anspruch genommen, die als begrenzender Faktor für die Additionsgeschwindigkeit von entscheidendem Einfluss ist. Ein anderes Verfahren zur Erzeugung von Überträgen fasst die Überträge einer Vielzahl von Bits pyramidenförmig zusammen zu einer sogenannten parallelen Übertragserzeugung. Diese pyramidenförmige Erzeugung der Überträge hängt von der Länge der zu addierenden Zahlen ab und erfordert einen grossen wesentlichen Hardware-Anteil, wobei die-Übertragserzeugung mit einer wesentlichen Verzögerung verbunden ist, was wiederum die Additionsgeschwindigkeit verringert.

Es ist ein weiteres System bekannt, mit dem eine wesentlich schnellere Addition möglich ist und bei dem die Übertragszeit etwa zwei Gatter-Laufzeitverzögerungen entspricht. Dieses System hat den Nachteil, dass eine extrem komplizierte Logik notwendig ist und damit sich die schaltungsmässig^ Verwirklichung sehr verteuert.

Es ist auch bekannt, MOS-Halbleiteranordnungen zu verwenden, bei denen die Summe durch eine Anzahl von Elementen erzeugt wird, die in einer Übertragungsschaltlogik angeordnet sind, wobei der Übertrag separat durch eine verhältnismässig grosae Anzahl von Elementen einer anderen Übertragungsschaltlogik erzeugt wird. Sowohl die Summe als auch der Übertrag werden rasch gebildet, jedoch sind die Schaltungen sehr komplex und erfordern einen grossen Spannungsrahmen, um die binären Zustände erfassen zu können.

Der Erfindung liegt die Aufgabe zugrunde, durch gsmeinsame Benutzung von Schaltungsteilen für'die·.Summenerseogung und die Erzeugung des Übertrags sowohl den Schaltung^ uf bau. ru vereinfachen als auch die Übertrags-Laufzext zw, verringern Dabei soll der Vorteil ausgenützt; werden, dass äer

2U4399

3 . M0162P-ll>r

feeitige Übertrag "bei sechs aus acht möglichen Übertragserzeugungen gleich dem ausgangsseitigen ist. -Dadurch soll eine digitale Additionsstufe mit sehr schneller Übertragserzeugung geschaffen werden, bei der die Additionsstufen der einzelnen Ordnungen parallel zueinander geschaltet sind. Die Leitung für den Übertrag soll, wenn immer möglich, weitgehendst "geradlinig" durch die Schaltung verlaufen.

Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass eine erste logische Netzwerkstufe auf das jeweils zugeordnete Addend-Signal A oder Augend-Signal B anspricht und ein erstes Übertrags-Steuersignal an einem ersten Ausgang liefert, wenn das Addend-Signal A und das Augend-Signal B ein bestimmtes erstes Signalniveau einnehmen, wogegen die erste logische Netzwerkstufe an einem zweiten Ausgang ein zweites Übertrags-Steuersignal liefert, wenn das zugeordnete Addend-Signal A und das Augend-Signal B ein zweites entgegengesetztes Signalniveau einnehmen, dass eine Vielzahl von Additionsstufen über eine übertragungsleitung serienmässig miteinander veibur-cien sind, dass ein Übertrags-Aufschaltgatter den zweiten'Ausgang der ersten logischen Netzwerkstufe mit der Übertragsleitur^ verbindet und.für den Empfang eines eingangsseitigen Übertragssignals C von der vorausgehenden Stufe geeignet.ist, um in Abhängigkeit von dem zweiten Übertrags-Steuersignal ein ausgangsseitiges Übertragssignal K für die nächstfolgende Stufe zu erzeugen, dass eine Übertrags-Ausgangs stufe mit dein er.-jon .Auegang und der Übeftragsleitung verbunden ist, um in Abhängigkeit von .dem ersten·Übertrags-Steuersignal ein ausgangsseitiges Ubertragsignal K für die nächstfolgende Stufe zu liefern, dass eine zweite logische Netzwerkstufe mit. dem zweiten Ausgang einerseits und mit der Übertragsleitung der vorausgehenden Stufe verbunden ist, um das Summensignal F in Abhängigkeit zugeordneter Werte des Äadend-SignaIg A, les Augendsignals B und des eingangsseitigen Ubertragssignals C zu liefern, und dass Vorspannungseinrichtungen vorhanden sind, um

- 3 - die.

509842/0703

tf M0162P-11 .Ά

die Übertragsleitung auf ein bestimmtes Signalniveau einzustellen.

Weitere Merkmale und Ausgestaltungen der Erfindung sind Gegenstand von weiteren Ansprüchen.

Eine nach den Merkmalen der Erfindung aufgebaute Additions-•stufe umfasst einen Schaltungsteil für die Erzeugung des Übertrags und einen weiteren Schaltungsteil für'die Summenbildung, wobei die letztere Schaltung möglichst viele Schaltungsteile der Schaltung für die Übertragserzougung mit verwendeu. Eine binäre Zahl, welche durch den Äugend B (erster Smnni&ria einer Addition) mit η Bits repräsentiert wird, sowie eine binare Zahl, welche durch den Addend A (Summand) mit n Bits repräsentiert wird, werden parallel in eine binäre Additionsstufe eingespeist und addiert. Jede Stufe erzeugt eine Summe S und einen ausgangsseitigen Übertrag K in Abhängig] .ei ο von den Fingangssignalen A und B sowie einem eingangsseit.1 gi-n übortragssignal C, das von der vorgeschalteten Stufe star..it. .. jde Add:- tionsstufe umfasst ein erstes logisches Netjw^rk mit >,iner NAM)-Schaltung, die von den Signalen A und B beaufschlagt wird und ausgangsseitig das Signal A⁷B liefert. Diese "Ai^D-Schaltun stellt in Verbindung mit einen zweiten logischen "etwf-rk eix.-· exklusive NOR-Schaltung dar, we,"...ehe das Signal A«iJ + Α·Β Ii fert.

Eine exklusive NOR-Schaltung stellt das dritte logische Netzwerk dar und wird mit dem Signal Α·Β + Α"·Β~ von dem zweiten logischen Netzwerk beaufschlagt, jedoch wirkt auf einen weiteren Eingang dieser Schaltung auch das eingangsseitige Übertragssignal C. Das Ausgangssignal dieser Schaltung stellt die Summe S dar, die sich durch folgenden Ausdruck wiedergeben lässt:

S = C (A·B + X-"^) + Ü ;a*T + A-B).

- 4 - Das

£09842/0703

BAD ORIGINAL

Das Ausgangssignal des zweiten logischen Netzwerkes aktiviert ein Aufschaltgatter für den Übertrag, wenn A / B ist. D^s Aursgangssignal der NAND-Schaltung wird an eine Schaltung üui- Erzeugung des ausgangsseitigen Übertrags angeregt, wel'-ηί das ausgangsseitige Übertragssignal K = I iac-:·lit, wenn im::".:τ A --- 1 und B = I sind. Dieses Beispiel ist besonders vorti-Λ .h_tift mi«. Oberflächen-Feldeffekttransistoren in Einzelkaix !anordnung, insbesondere mit MOS-Transistoren zu verwirklichen.

Die Erfindung ist jedoch auch in besonders vorteilhafter Weise mit komplementären MOS-Änordnungen zu verwirklichen, wobei die logische Schaltung im wesentlichen in derselben Weise arbeite· b, jedoch unterscheidet sich der schaltungsmässige Aufbau etwas innerhalb der bekannten logischen Netzwerke. Bei der Verwirklichung der Logikschaltung mit Hilfe komplementärer KOS-HaIbleiteranordnungen wird die exklusive ODER-Funktion aus aen Signalen. A und B durch eine Umkehr des exklusiven NOR-Signals bewirkt. Ferner ist ein Übertragungsgatter in der Übertragsleitung vorgesehen, das als Aufschaltgatter für den eingangsseitigen Übertrag dient und sowohl von der exklusiven NOR-Schaltung und der exklusiven ODER-Schaltung aktiviert wird.

Die Vorteile und Merkmale ergeben sich auch au.: der nachfolgenden Beschreibung von Äusführungsbeispielen in "verbindung mit den Ansprüchen und der Zeichnung. Es zeifsn:

Fig. 1 die Logikschaltung einer ersten Ausführungsforι ie~ Erfindung;

Fig. 2 das Schaltbild der Logikschaltung gemäss Fig. 1;

Fig. 3 die Logikschaltung: einer ^//eiten Ausfi^rungsform der Erfindung;

Fig. 4 eir.e Tabelle logischer Signalwerte zur Erläuterung der Erfindung.

- 5 - ' Bei

509842/0703

BAD ORIGINAL

244A399

Bei der in Fig. 1 dargestellten Ausführungsform der ErfΙηΐάί,Γ,. wird an die Eingangsklemme 14 eino? Additionsstufe 10 dej Adder, A und an die Eingangsklemme 15 der Augend B angelegt. Der Addend stellt in diesem.Zusammenhang einen Summand und der Augend den ersten Summand einer Addition dar. Die Eingangssignale werden jeweils sowohl einem NAND-Gatter \1 als auch einem OLER-Gatter 12 zugeführt. Der Ausgang 16 des NAND-Gatters 11 ist mit dem einen Eingang eines NAND-Gatters 13 und dem Gate eines Feldeffekttransistors 18 verbunden. Der Ausgang 17 des ODER-Gatters 12 liegt am anderen Eingang des NAND-Gatters 13. Der Ausgang des NANO-Gatters 13 ist an das Gate eines Feldeffekttransistors 19 angeschlossen und liegt ferner am einen Eingang eines exklusiven NOR-Gatters 23· Die Source des Feldeffekttransistors 18 liegt an Masse, wogegen- die Drain mit einer Leitung 35 für den Übertrag verbunden ist. Ein Eingangssignal C wird über eine Klemme 21 zugeführt, die ebenfalls mit der Leitung 35 für den Übertrag verbunden ist. Dasselbe gilt für die Klemme 25, an welcher das ausgangsseitige Übertragssignal K zur Verfügung steht. Der andere Eingang des exklusiven I\0R-Gatters 23 ist an die Übertragsleitung 35 angeschlossen, wogegen der Ausgang dieses Gatters an der Klemme 26 für das Summensignal liegt. Der Feldeffekttransistor 19 liegt in Serie mit der Ubertragsleitung 35? wobei die Drain mit der Klemme 25 und die Source mit d-er Klemme 21 ia Verbindung steht. Ein weiterer Feldeffekttransistor 22 ist mit seiner Source an die Übertragsleitung 35 angeschlossen und liegt mit seiner Drain an einer Klemme 27, über·welche eine Spannung V-^, z.B. von -12 V, wirksam ist. Das- Gate des Feldeffekttransistors 22 ist mit einem nicht dargestellten Taktgeber verbunden und wird von einem Taktimpuls 0 zu einem bestimmten Zeitpunkt beaufschlagt, um den Feldeffekttransistor 22 leitend zu machen. Ein weiterer Feldeffekttransistor 24 ist in derselben Veise mit der Klemme 27 sowie der Übertragsleitung 35 verbunden und wird an seinem Gate ebenfalls von einem Taktimpuls 0 beaufschlagt.

- 6 - - Bei

§09842/0703 ^ _omemAL

Bei einer bevorzugten Ausfuhrungsform des Ausführungsbeispieles bestehen die Feldeffekttransistoren aus MOS-Transistoren, mit P-leitender Kanalstrecke, wobei eine positive Logik, wie nachfolgend noch näher erläutert wird, Verwendung findet. Die MOS-Transistoren sind symmetrisch aufgebaut, so dass Drain und Source wechselweise Verwendung finden können.

In Fig. 2 ist das Schaltbild des Ausführungsbeispieles gemäss Fig. 1 dargestellt, wobei gleiche Teile mit gleichen Bezugszeichen versehen sind. Das NAND-Gatter 11 besteht aus Feldeffekttransistoren 40 und 41, deren Sources zusrmmengeschaltet sind und an Masse liegen.Die Drains sind ebenfalls zusammengeschaltet und an die Versorgungsspannung V^. über einen Widerstand 45 angeschlossen. Ferner sind die zusammengeschalteten Drains mit den Gates der Feldeffekttransistoren 18 und 4-4 verbunden. Die Gates der Feldeffekttransistoren 40 und 41 sind jeweils .an die Eingangsklemmen 14 bzw. 15 angeschlossen.

Das ODER-Gatter 12 und das NAND-Gatter IJ stellen ein zweites logisches Netzwerk 29 dar, das aus Feldeffekttransistoren 42,

43 und 44 aufgebaut ist. Die Source des Feldeffekttransistors

44 liegt an Masse, wogegen die Drain an die Versorgungsspannung V-pj-p. über einen Widerstand 46 angeschlossen ist. Dasselbe gilt für die Drain des Feldeffekttransistors 42, dessen Source mit der Drain des Feldeffekttransistors 43 verbunden ist. Das Gate des Feldeffekttransistors 42 liegt an der Eingangsklemme 15, wogegen das Gate des Feldeffekttransistors 43 mit der Eingangsklemme 14 verbunden ist. Die Source des Feldeffekttransistors 43 ist an Masse angeschlossen. Die Drains der Feldeffekttransistoren 42 und 44 stehen über eine Leitung 20 mit dem Gate des Feldeffekttransistors 19 in Verbindung, der als Aufschaltgatter für den Übertrag wirkt. Der' Verbindungspunkt cer- Drains der Feldeffekttransistoren 42 und 44 ist auch an d'.e Gates eier Feldeffekttransistoren 50 und 53 angeschlossen, die Teil eines dritten logischen Netzwerkes 23 sind. Das logische Netzwerk-23 ist schematisch identisch mit den beiden logischen Netz-

- 7 - .ve

M0162P-1194

werken 11 und 29, wobei die Feldeffekttransistoren 50 und 51 mit ihren Sources ζusammengeschaltet und an Masse angeschlossen sind und die Drains zusammen über einen Widerstand 47 an der Versorgungsspannung V-^ und ferner am Gate des Feldeffekttransistors 52 liegen. Das Gate des Feldeffekttransistors 51 ist mit dem Gate des Feldeffekttransistors 5^ verbunden und liegt ferner an der Ubertragsleitung 35· Die Source des Feldeffekttransistors 52 liegt an Masse, wogegen die Drain über einen Widerstand 4-8 an die Versorgungs spannung V^.-^ angeschlossen ist und ferner mit der Drain des Feldeffekttransistors in Verbindung steht. Die Source dieses Feldeffekttransistors 53 liegt an der Drain des Feldeffekttransistors 54-, dessen Source mit Masse verbunden ist. Die zusammengeschalteten Drains der Feldeffekttransistoren 52 und 53 sind ferner an die Klemme 26 angeschlossen, an der das Summensignal S zur Verfugung steht.

In Fig. 3 ist das Logikschaltbild einer weiteren Ausführungsform der Erfindung dargestellt, wobei komplementäre MOS-HaIbleiterelemente Verwendung finden. Diese MOS-Halrbleiterelemente werden in der nachfolgenden Beschreibung vorzugsweise ebenfalls aus Feldeffekttransistoren gebildet. DieJEingangsklemmen 114 und 115 des Zählers 110 werden einerseits mit dem Addend A und andererseits mit· dem Augend B beaufschlagt, die-jeweils sowohl an das NAND-Gatter 111 als auch an das ODER-Gatter 112 angelegt werden. Das NAND-Gatter 111 stellt das erste logische Netzwerk dar, dessen Ausgang 116 mit dem Gate eines Feldeffekttransistors 118 einerseits und mit dem Eingang einer Umkehrstufe 141 andererseits verbunden ist. Der Ausgang 117 des ODER-Gatters 112 liegt am Eingang einer Umkehrstufe 140 sowie an dem Gate eines Feldeffekttransistors 122. Der Feldeffekttransistor 122 ist mit seinem Drain an.die Versorgungsspannung V_DD angeschlossen und legt mit der Source am Drain des Feldeffekttransistors 118 sowie an der Ubertragsleitung 135^ welche eine Klemme 125 aufweist, an der das Übertragssignal K zur

- 8 - Verfügung

£ 39842/070 3

3 M0162P-1194-

Verfügung steht. Das NOR-Gatter 113 wird von den Ausgängen der Umkehrstufen 140 und 141 aus angesteuert. Die Kombination des ODER-Gatters 112 der Umkehrstufen 140 und 141 sowie des NOR-gatters 113 stellt das zweite logische Netzwerk dar. Der Ausgang des zweiten logischen Netzwerkes liegt am einen Eingang des exklusiven NOR-Gatters 123, das wiederum zur Ansteuerung einer Umkehrstufe 144 dient. Die Kombination des exklusiven NOR-Gatters 123 mit der Umkehrstufe 144 stellt das dritte logische Netzwerk dar. Am Ausgang der Umkehrstufe 144 steht das Summensignal S zur Verfügung. Der andere Eingang des exklusiven NOR-Gatters 123 wird von der Übertragsleitung 135 aus beaufschlagt. Das Eingangssignal C wird an die Klemme 121 angelegt. Komplementäre Feldeffekttransistoren 119 und 122 sind mit ihrer Source zusammengeschaltet und liegen an der Klemme 125· Die ebenfalls zusammengeschalteten Drains liegen an der Klemme 121. Das Gate des Feldeffekttransistors 119 ist mit dem Ausgang des NOR-Gatters 113 verbunden, wogegen das gate des Feldeffekttransistors 142 vom Ausgang einer Umkehrstufe 143 beaufschlagt wird, die eingangsseitig am Ausgang des NOR-Gatters 113 liegt.

Für die Beschreibung der Funktionsweise wird eine positive Logik in Verbindung mit negativen Versorgungsspannungen benutzt. Das heiss-t, die Versorgungsspannung V,^ wird mit -12 V, die binäre O mit -12 V und die binäre 1 mit 0 V angenommen.

Diese angenommenen Werte sind beliebig und können auch in umgekehrter Zuordnung Verwendung finden.

Für die Ausführungsform gemäss Fig. 1 wird davon ausgegangen, dass der Addend A=O, der Augend B=O und das Signal C (carry-in Signal) ebenfalls gleich 0 sind. Das Ausgangssignal des NAND-Gatters 11 ist nach der Bool'sehen algebraischen Darstellung gleich Α·Β und unter den vorgesehenen Bedingungen gleich 1. Der Ausgang des ODER-Gatters 12 ist A + B und damit gleich 0. Der Ausgang des NAND-Gatters 13 ist gleich Α·Β + Α·Β~ und damit gleich 1. Der Ausgang des NAND-Gatters 13

- 9 - wird

509842/0703

2U4399

JfQ M0162P-1194

wird an das Gate des Feldeffekttransistors 19 angelegt und da es eine 1 darstellt, wird dieser Feldeffekttransistor nicht aktiviert, d.h. als Aufschaltgatter für den Übertrag nicht betätigt.

Vor der Zuführung der Eingangssignale A,.B und G wird ein Taktimpuls 0 von dem nicht dargestellten Taktgeber aus zugeführt und an dem Gate der beiden Feldeffekttransistoren 22 und 24 wirksam. Dadurch wird die Übertragsleitung 35 auf -12 V, d.h. eine logische 0·geschaltet. Mit dem Wert 1 als Ausgang des NAND-Gatters 11 für A-B wird der Feldeffekttransistor 18 nicht leitend und das Übertragssignal K an der Klemme 25 bleibt auf dem Wert 0.

Das exklusive NOR-Gatter 23 wird von der Übertragsleitung 35 mit dem Wert 0 und von dem Ausgang 20 des NAND-Gatters 13 mit dem Wert· 1 beaufschlagt. Damit ergibt sich am Ausgang bzw. an der Klemme 26 für den Wert S folgendes Summensignal:

-S = C (A-B +■ X-B) + C" (A-B + A-B)

wobei Ä * Q, B=O, C =0 und S=O sind. Aus Fig. 4 gehen in der ersten Zeile die verschiedenen vorausstehenden diskutierten binären Werire hervor.

Für die Werte A=I» B=I ist.K=I; damit ergeben' sich die Werte in Fig. 4, Zeile 4, aus der auch hervorgeht, dass A-B » 0 ist. Dieser Wert -schaltet den Feldeffekttransistor 18 ein, womit 0 V, d.h. eine logische 1 an der Klemme 25 erscheint, unabhängig von dem Übertragssignal C an der Klemme 21. In der Zeile 8 gemäss Fig. 4 sind die logischen Werte für eine Situation dargestellt, bei der das Übertragssignal C den Wert 1 hat. Wiederum wird eine 0 an das Gatter des Feldeffekttransistors 18 angelegt, der eine 1 an der Klemme 25 erscheinen lässt. Für beide Fälle, sowohl die Zeile 4 als auch die Zeile 8 gemäss

- 10 - FiR. 4·

509Q42/Ö703

4M M0162P-1194-

Fig. 4 liefert der Feldeffekttransistor 18 eine 1 am Ausgang, welche das Aufschaltgatter 19 nicht betätigt und das Ausgangssignal an der Klemme 25 völlig unabhängig von dem Eingangssignal an der Klemme 21 macht.

Der Unterschied zwischen den logischen Eingangssignalen der Zeile 4- und der Zeile 8 resultiert in einem'Unterschied im Summensignal S. Venn A=I, B=I und C=O sind, ergibt sich als Ausgangssignal für das NAND-Gatter 13 eine 1 und mit dem Eingangssignal C an der Klemme 21 in Form einer 0 das Summensignal S=O. unter denselben Umständen, jedoch mit dem Eingangssignal C=I werden beide Eingänge des exklusiven M)R-Gatters 23 mit einer 1 beaufschlagt, so dass das Summensignal' S=I wird. Dieses Ergebnis kann man auch durch die Auflösung der oben gegebenen Gleichung für S bestimmen.

Die Gleichung.für das Übertragssignal K ist

K = A-B + C (A + B)

Die Funktionsweise mit A=I und B=I wurde vorausstehend diskutiert. Die Gleichung für K zeigt an, dass, wenn immer entweder A=I oder B=I und C=I sind, das Übertragssignal K den Wert 1 annimmt. Die Zeile 6 gemäss Fig. 4 illustriert die Verte für A = 0, B = 1 und C = I.. Danach nimmt AvB den Wert 1 an, womit der Feldeffekttransistor 18 nicht' aktiviert wird. Das Ausgangssignal des NAND-Gatters 13 ist jedoch eine 0, welche da-s durch den Feldeffekttransistor 19 gebildete Aufschaltgatter aktiviert. Da das Signal C=I ist, wird die Übertragsleitung 35? cLie ursprünglich auf dem Wert 0 liegt, über die Klemme 21 umgeladen, an welcher das ausgangsseitige Übertragssignal K der vorausgehenden Stufe liegt. Die Umladung der Übertragsleitung 35 bewirkt, dass eine 1 an der Klemme 25 zur Verfügung steht und damit das Übertragssignal K diesen Wert annimmt. .

■ - 11 - Das

i> 0 9 842/0 70 3

M0162P-1194-

Das Aufschaltgatter aus dem Feldeffekttransistor 19 wird, wie aus den Zeilen 2, 3, 6 und 7 gemäss Fig. 4- hervorgeht, viermal aktiviert, wobei das Signal C dem Übertragssignal K in jeder dieser Situationen entspricht. Dadurch wird die Übertragung des Übertragssignals K nur durch den Einschaltwiderstand des Feldeffekttransistors 19 und die Schaltkreiskapazitäten begrenzt. Alle acht möglichen, in Fig. 4- dargestellten Kombinationen der Eingangsschaltung können in derselben Weise wie voraussfcehend erläutert, abgeleitet werden. Wie sich aus dem Nachfolgenden ergeben wird, sind diese Werte auch für die Ausführungsform der Logikschaltung gemäss Fig. 3 gültig.

Das NAND-Gatter 111 gemäss Fig. 3 liefert das Ausgangssignal XvB, das, wie aus der Zeile 1 gemäss Fig. 4- hervorgeht, gleich 1 ist, wenn A, B und C den Wert 0 annehmen. Das ODER-Gatter 112 liefert das Ausgangssignal A + B, welches den Wert 0 annimmt. Anstelle einer Aufladung der Übertragsleitung 135 > wie dies für den P-Kanalaufbau gemäss Fig. 1 der Fall ist, wird ein Entlade-Feldeffekttransistor 122 und ein Aiiflade-Feldeffekttransistor 118 vorgesehen. Wenn eine 1 am Gate des Feldeffekttransistors 118 wirksam ist, wird dieser nicht aktiviert. Der Feldeffekttransistor 122 wird mit einer 0 am Gate aktiviert und bewirkt, dass die Versorgungsspannung von -12 V an der Klemme 125 wirkt und damit ein Übertragssignal mit dem Wert 0 anzeigt. Am Ausgang des NOR-Gatters 113 ergibt sich eine exklusive ODER-Funktion AvB^- + AvB, welche die Negation von AvB + AvB oder eine exklusive NOR-Funktion ist. Diese exklusive NOR-Funktion wird durch eine Inversion über die Umkehrstufe 14-3 erhalten, so dass das entsprechende Signal am Gatter des Feldeffekttransistors 142 wirkt, wogegen die exklusive ODEE-Funktion am Gatter des Feldeffekttransistors 119 wirksam ist. Wenn IvB den Wert 0 annimmt, ergibt sich für das Ausgangssignal des HOR-Gatters 113 der Wert 1 und für das Ausgangssignal der umkehrstufe 14-3 der Wert 0® Bei der vorliegenden Ausfülirungsforia wird der Feldeffekttransistor 19 gemäss

M0162P-1194

Fig. 1 durch ein Übertragungsgatter aus den Feldeffekttransistoren 119 und 14-2 ersetzt. Mit einer 0 am Gatter des Feldeffekttransistors 119, der eine P-leitende Kanalstrecke hat, wird dieser aktiviert, wogegen der Feldeffekttransistor 142 mit N-leitender Kanalstrecke von einer 1 aktiviert wird. Für den Wert Α·Β = 0 ist das Übertragungsgatter nicht aktiviert, so dass auch das Signal C von der Klemme 121 aus nicht an der Ausgangsklemme 125 wirksam sein kann. Die Summe wird gebildet durch das Anlegen des Signals -C an das exklusive NOR-Gatter 123 zusamen mit der exklusiven ODER-Funktion vom NOR-Gatter 113· Das Ausgangssignal des exklusivem NOR-Gatters 123 wird in der Umkehrstufe 144 umgekehrt, so dass sich die Summe ergibt, wie sie sich aus der vorausstehenden Gleichung für S ableiten lässt. Diese Summe S ist 0, wie für di-e Zeile 1 in Fig. 4 angedeutet ist.

Aus Zeile 8 gemäss Fig. 4 geht hervor, dass A =1, B=I und C=I angenommen wird. Unter diesen Umständen ergibt sich für den Wert Α·Β am Ausgang des NAND-Gatters 111 der Wert 0, womit der Feldeffekttransistor 118 leitend und eine 1' an der Klemme 125 wirksam wird. Damit nimmt das Übertragssignal K den Wert an. Der Wert des Ausgangssignals des NOR-Gatters 113 ist 0, wogegen am Ausgang der Umkehrstufe 143 der Wert 1 anliegt. Damit wird das Übertragungsgatter bzw. das Aufschaltgatter leitend. Das Signal C an der Klemme 121 ist mit 1 angenommen, und erscheint somit an der Ausgangsklemme 125 ebenfalls -als Übertragssignal K = 1. Es können alle in Fig. 4 erläuterten logischen Werte durch eine entsprechende Änderung der Bedingungen aus der Schaltung gemäss Fig. 3 abgeleitet werden.

Für die dargestellten Ausführungsformen finden spezielle MOS- oder CMOS-Halbleiterkonfigurationen Verwendung. Die Schaltung kann jedoch nicht nur aus Oberflächen-Feldeffekttransistoren, sondern auch aus Sperrschicht-Feldeffekttransistoren oder sonstigen Feldeffekttransistorarten aufgebaut sein. Die Schaltung

- 13 - wird

509842/0703

■ M0162P-1W

wird vorzugsweise in monolithisch integrierter Form hergestellt, jedoch ist sie auch aus diskreten Elementen aufbaubar. Obwohl bestimmte logische Netzwerke für das Erzielen gewünschter Funktionen dargestellt wurden, ist es für den Fachmann selbstverständlich, dass diese Funktionen auch mit anderen logischen Netzwerken erzielbar sind, indem z.B. ein NAND-Gatter durch ein UND-Gatter und eine Umkehrstufe ersetzt wird. Entsprechendes gilt auch für die Verwirklichung der exklusiven ODER-Funktion oder der exklusiven NOR-Funktion.

5C9ß42/O7O3

Claims

2Λ44399

M0162P-1194

Patentansprüche

Digitale Additionsstufe mit N-parallelgeschalteten VoIladditionsstufen wobei jede Volladditionsstufe mit einem Addend-Signal A, einem Augend-Signal B und einem eingangsseitigen Übertragssignal C beaufschlagbar ist und ein ausgangsseitiges Übertragssignal K sowie ein Summensignal S liefert, dadurch gekennzeichnet', dass eine erste logische Netzwerkstufe (11,32, 13) euf das jeweils zugeordnete Addend-Signal Ά oder Augend-Signal B anspricht und ein erstes Übertrags-Steuersignal an einem ersten, Ausgang liefert, wenn das Addend-Signal A und das Augend-Signal B ein bestimmtes erstes Signalniveau einnehmen, wogegen die erste logische Netzwerkstufe an einem zweiten Ausgang ein zweites Übertrags-Steuersignal liefert, wenn das zugeordnete Addend-Signal A und das Augend-Signal B ein zweites entgegengesetztes Signalniveau einnehmen, dass eine Vielzahl von Additionsstufen über eine Übertragsleitung (35) serienmässig miteinander verbunden sind, dass ein Übertrags-Äufschaltgatter (19, 21) den zweiten Ausgang der ersten logischen Netzwerkstufe mit der Übertragsleitung (35) verbindet und für den Empfang eines eingangsseitigen Übertragssignals C von der vorausgehenden Stufe geeignet ist, um in Abhängigkeit von dem zweiten Übertrags-Steuersignal ein ausgangsseitiges Übertragssignal K für die nächstfolgende Stufe zu erzeugen, dass eine Übertrags-Ausgangsstufe (18, 25) mit dem ersten Ausgang und der Übertragsleitung (-35) verbunden ist, um in Abhängigkeit von dem

M0162P-1194

ersten Übertrags-Steuersignal ein ausgangsseitiges übertragssignal K für die nächstfolgende Stufe zu liefern, dass eine zweite logische Netzwerkstufe (23) mit dem zweiten Ausgang einerseits und mit der Übertragsleitung. der vorausgehenden Stufe verbunden ist, um das Summensignal F in Abhängigkeit zugeordneter Werte des Addend-Signals A, des Augend-Signals B und des eingangsseitigen Übertragssignals C zu liefern, und dass Vorspannungseinrichtungen (22, 24) vorhanden sind, um die Übertragsleitung (35) auf ein bestimmtes Signalniveau einzustellen,
2. Digitale Additionsstufe nach Anspruch 1, dadurch gekennzeichnet, dass die erste logische Netzwerkstufe Einrichtungen zur Durchführung einer logischen UND-Funktion für den ersten Ausgang (16) und einer exklusiven NOR-Funktion für den zweiten Ausgang (20) umfasst.
3. Digitale Additionsstufe nach Anspruch 1, dadurch gekennzeichnet, dass das Übertrags-Aufschaltgatter und die Übertrags-Ausgangsstufe eine MOS-HaIbleiteranordnung mit jeweils einer Kanalstrecke umfassen.
4. Digitale Additionsstufe nach den Ansprüchen 1 bis 3₅ dadurch g-ekennz e ichne t, dass die Vorspannungseinrichtungen zur Einstellung des SignalniveauG auf der Übertragsleitung eine dritte MOS-Halbleiteranordnung umfassen, die in Abhängigkeit von einem angelegten Taktimpuls .wahlweise die Übertragsleitung auf ein bestimmtes Signalniveau einstellen»
5. Digitale Additionsstufe nach den ,Ansprüchen 1 bis 4, dadurch gekennz©iehn-.@t, dass die zweite logische letswerkstufe eine eseklusive NOR-Funktion ausführt .

M0162P-1194
6. Digitale Additionsstufe nach einem oder mehreren der Ansprüche 1 "bis 5, dadurch gekennzeichnet, dass das Übertrags-Aufschaltgatter und die Übertrags-Ausgangsstufe aus komplementären MOS-Halbleiteranordnungen aufgebaut sind.
7. Digitale Additionsstufe nach Anspruch 1, dadurch gekennzeichnet, dass die erste und zweite logische Netzwerkstufe jeweils aus komplementären MO'S-Halbleiteranordnungen aufgebaut sind.
8. Digitale Additionsstufe nach Anspruch 7» dadurch gekennzeichnet, dass die MOS-Halbleiteranordnungen jeweils eine einzige KanaLstrecke umfassen.

509842/0703

At

Leerseite