JP2558735B2 - デジタル周波数シンセサイザ - Google Patents
デジタル周波数シンセサイザInfo
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- JP2558735B2 JP2558735B2 JP62231916A JP23191687A JP2558735B2 JP 2558735 B2 JP2558735 B2 JP 2558735B2 JP 62231916 A JP62231916 A JP 62231916A JP 23191687 A JP23191687 A JP 23191687A JP 2558735 B2 JP2558735 B2 JP 2558735B2
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- Japan
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- accumulator
- digit
- lower digit
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ネットワーク・アナライザ等に利用する汎
用型デジタル周波数シンセサイザの改良に関する。
用型デジタル周波数シンセサイザの改良に関する。
従来，この種のデジタル周波数シンセサイザは、第５
図に示すように各レジスタ11,12,…,1mに格納されてい
る周波数設定データをクロックCLKの入力ごとにアキュ
ムレータ21,22,…,2mで加算し、この加算値をアドレス
として読出し専用記憶回路３に導入する。この記憶回路
３は予めゼロから最大値までを例えば正弦波の１サイク
ルの各角度の正弦波値に対応したデジタル値エータを記
憶しており、前記アキュムレータ21,22,…,2mの加算値
であるアドレスの指定を受けて正弦波値のある特定のデ
ジタル値データを出力する。この記憶回路３からのデジ
タル値データはD/A変換回路４にてアナログデータに変
換され、低減フィルタ５を通して設定周波数信号として
出力する。なお、前記アキュムレータ２（21,22,…,
2m）は、第６図に示す如く加算器2aおよびレジスタ2b等
で構成され、加算器2aでレジスタ2bの内容と周波数設定
データを加算し、この加算値がクロックCLKごとにレジ
スタ2bに格納される。なお、第５図においてD/A変換回
路４はマスタースレーブレジスタを内蔵しているものと
する。
図に示すように各レジスタ11,12,…,1mに格納されてい
る周波数設定データをクロックCLKの入力ごとにアキュ
ムレータ21,22,…,2mで加算し、この加算値をアドレス
として読出し専用記憶回路３に導入する。この記憶回路
３は予めゼロから最大値までを例えば正弦波の１サイク
ルの各角度の正弦波値に対応したデジタル値エータを記
憶しており、前記アキュムレータ21,22,…,2mの加算値
であるアドレスの指定を受けて正弦波値のある特定のデ
ジタル値データを出力する。この記憶回路３からのデジ
タル値データはD/A変換回路４にてアナログデータに変
換され、低減フィルタ５を通して設定周波数信号として
出力する。なお、前記アキュムレータ２（21,22,…,
2m）は、第６図に示す如く加算器2aおよびレジスタ2b等
で構成され、加算器2aでレジスタ2bの内容と周波数設定
データを加算し、この加算値がクロックCLKごとにレジ
スタ2bに格納される。なお、第５図においてD/A変換回
路４はマスタースレーブレジスタを内蔵しているものと
する。
ここで、ｍ個のアキュムレータ21〜2mが第５図のよう
に継続接続され、かつ、個々のアキュムレータが第６図
のように構成されている場合、伝播時間は次のように定
義することができる。すなわち、t0:各加算器2a,…の下
位ビットc0からビットc4までの伝播時間、t1:アキュム
レータ21の下位ビットC0へのキャリア入力から加算器2a
出力Σｉまでの伝播時間、t2:アキュムレータ2mだけの
データ入力Ai（あるいはBi）から上位ビットc4までの伝
播時間、t3:クロック入力後レジスタ2bから出力Qiが出
るまでの伝播時間,t4:レジスタ2bのセットアップタイム
（余裕時間）とすると、デジタル周波数シンセサイザが
最高周波数を得るためには次の条件が成立する。
に継続接続され、かつ、個々のアキュムレータが第６図
のように構成されている場合、伝播時間は次のように定
義することができる。すなわち、t0:各加算器2a,…の下
位ビットc0からビットc4までの伝播時間、t1:アキュム
レータ21の下位ビットC0へのキャリア入力から加算器2a
出力Σｉまでの伝播時間、t2:アキュムレータ2mだけの
データ入力Ai（あるいはBi）から上位ビットc4までの伝
播時間、t3:クロック入力後レジスタ2bから出力Qiが出
るまでの伝播時間,t4:レジスタ2bのセットアップタイム
（余裕時間）とすると、デジタル周波数シンセサイザが
最高周波数を得るためには次の条件が成立する。
t1＋（ｍ−２）t0＋t2＋t3＋t4＜（1/fc） ……（１） 但し、上式においてfcはクロック周波数、（ｍ−２）
は全部のアキュムレータｍから両側アキュムレータ21,2
mを除いた数値を意味する。ここで、一般的には、t0t
1t2であり、かつ、t3＋t4＝t reg（t reg≪1/fc）と
すると、 ｍ＜｛（1/fc）−t reg｝/t0 ……（２） で表わせる。従って、設定可能な桁数は（２）式で定ま
るｍをもって（ｍ・ｎ）ビットとなる。ｎは第５図およ
び第６図に示すビットラインを示し、読出し専用記憶回
路３（ROM）にはＬ（＝ｍ・ｎ）ビットラインを用いて
アドレスが与えられる。
は全部のアキュムレータｍから両側アキュムレータ21,2
mを除いた数値を意味する。ここで、一般的には、t0t
1t2であり、かつ、t3＋t4＝t reg（t reg≪1/fc）と
すると、 ｍ＜｛（1/fc）−t reg｝/t0 ……（２） で表わせる。従って、設定可能な桁数は（２）式で定ま
るｍをもって（ｍ・ｎ）ビットとなる。ｎは第５図およ
び第６図に示すビットラインを示し、読出し専用記憶回
路３（ROM）にはＬ（＝ｍ・ｎ）ビットラインを用いて
アドレスが与えられる。
従って、以上のようナデジタル周波数シンセサイザ
は、前記（２）式に基づいて設定桁数が決定されのでそ
れ以上に決済を増やすことができない。桁数を増やすに
はクロック周波数を下げるしかない。しかし、クロック
周波数を下げれば、その周波数の下げた分だけ記憶回路
３へのアドレス設定時間が遅れ、かつ、当該記憶回路３
からのデジタル値データの出力が遅れるので、設定でき
る最高周波数が低くなってしまう。
は、前記（２）式に基づいて設定桁数が決定されのでそ
れ以上に決済を増やすことができない。桁数を増やすに
はクロック周波数を下げるしかない。しかし、クロック
周波数を下げれば、その周波数の下げた分だけ記憶回路
３へのアドレス設定時間が遅れ、かつ、当該記憶回路３
からのデジタル値データの出力が遅れるので、設定でき
る最高周波数が低くなってしまう。
本発明は上記実情に鑑みてなされたもので、設定可能
な最高周波数を一定に保持しつつ適宜桁数を増やし得る
デジタル周波数シンセサイザを提供することを目的とす
る。
な最高周波数を一定に保持しつつ適宜桁数を増やし得る
デジタル周波数シンセサイザを提供することを目的とす
る。
本発明によるデジタル周波数シンセサイザは、アキュ
ムレータを用いてクロックごとに周波数設定データを加
算し、この加算値のアドレスに基づいてデジタル値記憶
回路（３）からデジタル値データを読出してアナログデ
ータに変換し設定周波数信号として出力するデジタル周
波数シンセサイザにおいて、 前記第１のクロックを受けて、該第１のクロックの１
サイクル未満の所定時間遅らせた第２のクロック（CLK
2）を出力するクロック生成回路と、前記第１のクロッ
ク（CLK2）を受けてから前記所定時間内に、下位桁周波
数設定データを加算し、各アキュムレータの加算結果を
出力する複数のアキュムレータを継続接続してなる下位
桁アキュムレータ群と、前記下位桁アキュムレータ群の
キャリー出力を、前記第２のクロックごとに蓄積する下
位桁加算値記憶回路と、前記第２のクロックを受けてか
ら次の第２のクロックまでに、前記下位桁加算値記憶回
路に記憶された下位桁アキュムレーダ群のキャリー出力
と上位桁周波数設定データとを加算し、各アキュムレー
タの計算結果を出力する複数のアキュムレータを継続接
続してなる上位桁アキュムレータ群と、前記下位桁アキ
ュムレータ群の各アキュムレータに対応して設けられ前
記各アキュムレータの計算結果を、前記第２のクロック
ごとに記憶する下位桁記憶回路群とを備え、前記第２の
クロックごとに、前記各下位桁記憶回路に記憶された下
位桁アキュムレータ群の各アキュムレータの計算結果と
前記上位桁アキュムレータ群の各アキュムレータの計算
結果とを前記デジタル値記憶回路へアドレスとして与え
る構成である。
ムレータを用いてクロックごとに周波数設定データを加
算し、この加算値のアドレスに基づいてデジタル値記憶
回路（３）からデジタル値データを読出してアナログデ
ータに変換し設定周波数信号として出力するデジタル周
波数シンセサイザにおいて、 前記第１のクロックを受けて、該第１のクロックの１
サイクル未満の所定時間遅らせた第２のクロック（CLK
2）を出力するクロック生成回路と、前記第１のクロッ
ク（CLK2）を受けてから前記所定時間内に、下位桁周波
数設定データを加算し、各アキュムレータの加算結果を
出力する複数のアキュムレータを継続接続してなる下位
桁アキュムレータ群と、前記下位桁アキュムレータ群の
キャリー出力を、前記第２のクロックごとに蓄積する下
位桁加算値記憶回路と、前記第２のクロックを受けてか
ら次の第２のクロックまでに、前記下位桁加算値記憶回
路に記憶された下位桁アキュムレーダ群のキャリー出力
と上位桁周波数設定データとを加算し、各アキュムレー
タの計算結果を出力する複数のアキュムレータを継続接
続してなる上位桁アキュムレータ群と、前記下位桁アキ
ュムレータ群の各アキュムレータに対応して設けられ前
記各アキュムレータの計算結果を、前記第２のクロック
ごとに記憶する下位桁記憶回路群とを備え、前記第２の
クロックごとに、前記各下位桁記憶回路に記憶された下
位桁アキュムレータ群の各アキュムレータの計算結果と
前記上位桁アキュムレータ群の各アキュムレータの計算
結果とを前記デジタル値記憶回路へアドレスとして与え
る構成である。
従って、本発明は以上のような手段とすることによ
り、第１のクロックを下位桁アキュムレータ群に入力し
下位桁の周波数設定データの加算を行い、この第１のク
ロックより当該第１のクロックの１サイクル未満の所定
時間遅れる第２のクロックを用いて前記下位桁アキュム
レータの出力を下位桁加算値記憶回路に蓄積する。引き
続き、前記下位桁加算値記憶回路の下位桁加算値と上位
桁アキュムレータによる上位桁加算値とを加算し、この
加算値を次の周期の第２のクロックで上位桁と下位桁の
周波数設定データの加算値として読出し専用記憶回路の
アドレスに与えるものである。
り、第１のクロックを下位桁アキュムレータ群に入力し
下位桁の周波数設定データの加算を行い、この第１のク
ロックより当該第１のクロックの１サイクル未満の所定
時間遅れる第２のクロックを用いて前記下位桁アキュム
レータの出力を下位桁加算値記憶回路に蓄積する。引き
続き、前記下位桁加算値記憶回路の下位桁加算値と上位
桁アキュムレータによる上位桁加算値とを加算し、この
加算値を次の周期の第２のクロックで上位桁と下位桁の
周波数設定データの加算値として読出し専用記憶回路の
アドレスに与えるものである。
以下、本発明の一実施例について第１図を参照して説
明する。同図において10はアキュムレータ101〜10kを継
続接続してなる下位桁アキュムレータ群であって、これ
らの入力側には下位桁の周波数設定データを記憶するｎ
ビットの入出力ラインを持つレジスタ111〜11kが設けら
れ、同様に出力側にもアキュムレータ101〜10kの加算値
データを記憶する下位桁記憶回路群12としてのレジスタ
121〜12kが設けられている。
明する。同図において10はアキュムレータ101〜10kを継
続接続してなる下位桁アキュムレータ群であって、これ
らの入力側には下位桁の周波数設定データを記憶するｎ
ビットの入出力ラインを持つレジスタ111〜11kが設けら
れ、同様に出力側にもアキュムレータ101〜10kの加算値
データを記憶する下位桁記憶回路群12としてのレジスタ
121〜12kが設けられている。
13はアキュムレータ131〜13mを継続接続してなる上位
桁アキュムレータ群であって、これらの入力側には上位
桁の周波数設定データを記憶するｎビットの入出力ライ
ンのレジスタ141〜14kが設けられている。15は下位桁ア
キュムレータ群10と上位桁アキュムレータ群13との間に
設けられ下位桁アキュムレータ群10の加算値を蓄積する
下位桁加算値記憶回路としてのレジスタである。16はク
ロックCLK1を所定時間Td（Td＜1/fc）遅延する遅延回路
であって、ここで遅延されたクロックCLK2は前記レジス
タ121〜12k,レジスタ141〜14k、アキュムレータ131〜13
m,レジスタ15およびよびD/A変換回路４に入力される。1
7はタイミング回路であって、この回路17は下位桁側レ
ジスタ111〜11kと上位桁側レジスタ141〜14mにクロック
イネーブル信号を与えて周波数可変設定データを下位桁
側レジスタ111〜11kと上位桁側レジスタ141〜14mに順次
格納する機能を持っている。図中,3,4および５は従来と
同様な構成を持った読出し専用記憶回路,D/A変換回路お
よび低域フィルタである。なお、D/A変換回路４はここ
ではマスタースレーブレジスタを内蔵しているものとす
るが、レジスタが外部にあってもかまわない。
桁アキュムレータ群であって、これらの入力側には上位
桁の周波数設定データを記憶するｎビットの入出力ライ
ンのレジスタ141〜14kが設けられている。15は下位桁ア
キュムレータ群10と上位桁アキュムレータ群13との間に
設けられ下位桁アキュムレータ群10の加算値を蓄積する
下位桁加算値記憶回路としてのレジスタである。16はク
ロックCLK1を所定時間Td（Td＜1/fc）遅延する遅延回路
であって、ここで遅延されたクロックCLK2は前記レジス
タ121〜12k,レジスタ141〜14k、アキュムレータ131〜13
m,レジスタ15およびよびD/A変換回路４に入力される。1
7はタイミング回路であって、この回路17は下位桁側レ
ジスタ111〜11kと上位桁側レジスタ141〜14mにクロック
イネーブル信号を与えて周波数可変設定データを下位桁
側レジスタ111〜11kと上位桁側レジスタ141〜14mに順次
格納する機能を持っている。図中,3,4および５は従来と
同様な構成を持った読出し専用記憶回路,D/A変換回路お
よび低域フィルタである。なお、D/A変換回路４はここ
ではマスタースレーブレジスタを内蔵しているものとす
るが、レジスタが外部にあってもかまわない。
第２図は前記タイミング回路17の一具体例を示す構成
図である。すなわち、このタイミング回路17は、第３図
に示す如くデータ切換信号が第１のＤ形フリップ・フロ
ップ17aに入力されると、フリップフロップ17aのＱ端子
がハイレベルとなり、この状態で第２のＤ形フリップフ
ロップ17bにクロックCLK1が入ると、その立上りより伝
播遅延時間分遅れてクロックイネーブル信号NCE1がロー
レベルとなりレジスタ111〜11kがイネーブル状態とな
る。次に、第２のクロックCLK2が第３のＤ形フリップフ
ロップ17cに入力されると、その立上りにより伝播遅延
時間分遅れてNCE2がローレベルとなりレジスタ141〜14m
がイネーブルとなる。この状態で第１のクロックCLK1が
ｅの如く立上ると、レジスタ111〜11kがデータの書換え
を行う。一方、第２のクロックCLK2がｆの如く立上る
と、レジスタ141〜14mがデータの書換えを行う。また、
ｆの立上りで第４のＤ形フリップフロップ17dのＱ端子
がローレベルとなり、これが第１のＤ形フリップフロッ
プのCL端子に入ってフリップフロップ17aのＱ端子をロ
ーレベルとする。その結果、フリップフロップ17bのＱ
端子，つまりクロックイネーブル端子NCE1がハイレベル
となる。さらに、フリップフロップ17cのＱ端子つまり
クロックイネーブル端子NCE2がフリップフロップ17bの
Ｑ端子がローレベルになるためにハイレベルとなる。さ
らに、フリップフロップ17cの端子がローレベルにな
るためにフリップフロップ17dのＱ端子，つまりフリッ
プフロップ17aのCL端子がハイレベルとなって元の状態
に戻る。
図である。すなわち、このタイミング回路17は、第３図
に示す如くデータ切換信号が第１のＤ形フリップ・フロ
ップ17aに入力されると、フリップフロップ17aのＱ端子
がハイレベルとなり、この状態で第２のＤ形フリップフ
ロップ17bにクロックCLK1が入ると、その立上りより伝
播遅延時間分遅れてクロックイネーブル信号NCE1がロー
レベルとなりレジスタ111〜11kがイネーブル状態とな
る。次に、第２のクロックCLK2が第３のＤ形フリップフ
ロップ17cに入力されると、その立上りにより伝播遅延
時間分遅れてNCE2がローレベルとなりレジスタ141〜14m
がイネーブルとなる。この状態で第１のクロックCLK1が
ｅの如く立上ると、レジスタ111〜11kがデータの書換え
を行う。一方、第２のクロックCLK2がｆの如く立上る
と、レジスタ141〜14mがデータの書換えを行う。また、
ｆの立上りで第４のＤ形フリップフロップ17dのＱ端子
がローレベルとなり、これが第１のＤ形フリップフロッ
プのCL端子に入ってフリップフロップ17aのＱ端子をロ
ーレベルとする。その結果、フリップフロップ17bのＱ
端子，つまりクロックイネーブル端子NCE1がハイレベル
となる。さらに、フリップフロップ17cのＱ端子つまり
クロックイネーブル端子NCE2がフリップフロップ17bの
Ｑ端子がローレベルになるためにハイレベルとなる。さ
らに、フリップフロップ17cの端子がローレベルにな
るためにフリップフロップ17dのＱ端子，つまりフリッ
プフロップ17aのCL端子がハイレベルとなって元の状態
に戻る。
次に、以上のように構成されたシンセサイザの動作に
ついて第４図を参照しながら説明する。第４図（ａ）に
示すように第１のクロックCLK1が下位桁の各アキュムレ
ータ101〜10kに入力されると、各アキュムレータ101〜1
0kは同図（ｄ）のようにクロックの立上りａでレジスタ
111〜11kからの周波数設定データを取込んで加算動作を
行う。この加算動作は第１のクロックCLK1を遅延回路16
で所定時間Td遅延して第２のクロックCLK2が得られるま
での間に完了する。そして、この下位桁アキュムレータ
群10で加算された加算結果は同図（ｃ）に示すようにア
キュムレータ101からキャリーアウト（図示斜線部イ）
されて第２のクロックCLK2の立上りｂでレジスタ15に蓄
積される。
ついて第４図を参照しながら説明する。第４図（ａ）に
示すように第１のクロックCLK1が下位桁の各アキュムレ
ータ101〜10kに入力されると、各アキュムレータ101〜1
0kは同図（ｄ）のようにクロックの立上りａでレジスタ
111〜11kからの周波数設定データを取込んで加算動作を
行う。この加算動作は第１のクロックCLK1を遅延回路16
で所定時間Td遅延して第２のクロックCLK2が得られるま
での間に完了する。そして、この下位桁アキュムレータ
群10で加算された加算結果は同図（ｃ）に示すようにア
キュムレータ101からキャリーアウト（図示斜線部イ）
されて第２のクロックCLK2の立上りｂでレジスタ15に蓄
積される。
次に、第１のクロックCLK1の発生後所定時間Td遅れて
同図（ｂ）のように第２のクロックCLK2が入力される
と、そのクロックCLK2の立上りｂでレジスタ15に蓄積さ
れている下位桁加算値出力と上位桁アキュムレータ131
〜13mによる上位桁加算を行う（加算値は図示斜線部
（ニ））。この加算動作は次のクロックCLK2の立上りｄ
までに、即ち1/fcの時間内に行われる。引続き、第１の
クロックCLK1が入力されるとそのクロックCLK1の立上り
ｃで下位桁アキュムレータ101〜10kの加算値が出力され
（図示斜線部ロ）、第２のクロックCLK2の立上りｄで記
憶回路群121〜12kに格納される。
同図（ｂ）のように第２のクロックCLK2が入力される
と、そのクロックCLK2の立上りｂでレジスタ15に蓄積さ
れている下位桁加算値出力と上位桁アキュムレータ131
〜13mによる上位桁加算を行う（加算値は図示斜線部
（ニ））。この加算動作は次のクロックCLK2の立上りｄ
までに、即ち1/fcの時間内に行われる。引続き、第１の
クロックCLK1が入力されるとそのクロックCLK1の立上り
ｃで下位桁アキュムレータ101〜10kの加算値が出力され
（図示斜線部ロ）、第２のクロックCLK2の立上りｄで記
憶回路群121〜12kに格納される。
引続き、第２のクロックCLK2が入力されると、そのク
ロックCLK2の立上りｄで下位桁記憶回路群であるレジス
タ121〜12kに記憶されている下位桁加算結果（図示斜線
部（ハ）が出力され、また上位桁の各アキュムレータ13
1〜13mから下位桁と上位桁の加算結果（図示斜線部ホ）
が出力される。
ロックCLK2の立上りｄで下位桁記憶回路群であるレジス
タ121〜12kに記憶されている下位桁加算結果（図示斜線
部（ハ）が出力され、また上位桁の各アキュムレータ13
1〜13mから下位桁と上位桁の加算結果（図示斜線部ホ）
が出力される。
従って以上のような実施例の構成によれば、下位桁と
上位桁に分けて各アキュムレータ群10,13によりそれぞ
れ独立の演算時間で周波数設定データを加算演算するの
で、桁数を容易に増やすことができる。また、下位桁ア
キュムレータ群10と上位桁アキュムレータ群13の遅延時
間はTdbであるが、この場合には前記（１）式および
（２）式と同様に ｋ＜｛（Td−t reg）/t0｝ ……（３） なる関係が成立するので、前記（３）式を満足するｋを
もって、（ｋ・ｎ）ビット桁数を増やすことが可能とな
る。しかも、従来のようにクロック周波数を下げる必要
がないために、出力可能な最高設定周波数信号を下げる
よとなく桁数を増やすことができる。また、設定周波数
を変える場合、即ち周波数設定データを切換る場合、先
ず、下位桁設定データを切換え、このデータを以って下
位桁の加算を行い、次に上位桁設定データを切換え、こ
のデータと前記下位桁加算値とを加算するタイミングが
必要となる。このタイミングを作る回路がタイミング回
路17である。この動作について次に説明する。設定周波
数データを切換る時、タイミング回路17にデータ切換信
号が入力される。前述したタイミング回路17の動作によ
り、先ず、下位桁クロックイネーブル信号NCE1をローレ
ベルにし、第１のクロックCLK1の立上りを待つ。次に、
上位桁クロックイネーブル信号NCE2をローレベルにし、
第２のクロックCLK2の立上りを待つ。第３図に示す如く
第１のクロックCLK1の立上り（ｅ）で、レジスタ111〜1
1kの出力データ，即ち下位桁データが切換り、このデー
タは下位桁アキュムレータ101〜10kで加算される。この
加算値は第２のクロックCLK2の立上り（ｆ）でレジスタ
141〜14mの出力データ，即ち上位桁データが切換り、こ
のデータのレジスタ15に蓄積されている下位桁加算値出
力とを、上位桁アキュムレータ131〜13mにより上位桁加
算を行う。このようにして設定周波数はタイミング回路
17でもって連続的に切換えることが可能となる。そし
て、設定周波数の切換えを終えると、前述した如くタイ
ミング回路は元の状態に戻りデータ切換え信号を待つ。
上位桁に分けて各アキュムレータ群10,13によりそれぞ
れ独立の演算時間で周波数設定データを加算演算するの
で、桁数を容易に増やすことができる。また、下位桁ア
キュムレータ群10と上位桁アキュムレータ群13の遅延時
間はTdbであるが、この場合には前記（１）式および
（２）式と同様に ｋ＜｛（Td−t reg）/t0｝ ……（３） なる関係が成立するので、前記（３）式を満足するｋを
もって、（ｋ・ｎ）ビット桁数を増やすことが可能とな
る。しかも、従来のようにクロック周波数を下げる必要
がないために、出力可能な最高設定周波数信号を下げる
よとなく桁数を増やすことができる。また、設定周波数
を変える場合、即ち周波数設定データを切換る場合、先
ず、下位桁設定データを切換え、このデータを以って下
位桁の加算を行い、次に上位桁設定データを切換え、こ
のデータと前記下位桁加算値とを加算するタイミングが
必要となる。このタイミングを作る回路がタイミング回
路17である。この動作について次に説明する。設定周波
数データを切換る時、タイミング回路17にデータ切換信
号が入力される。前述したタイミング回路17の動作によ
り、先ず、下位桁クロックイネーブル信号NCE1をローレ
ベルにし、第１のクロックCLK1の立上りを待つ。次に、
上位桁クロックイネーブル信号NCE2をローレベルにし、
第２のクロックCLK2の立上りを待つ。第３図に示す如く
第１のクロックCLK1の立上り（ｅ）で、レジスタ111〜1
1kの出力データ，即ち下位桁データが切換り、このデー
タは下位桁アキュムレータ101〜10kで加算される。この
加算値は第２のクロックCLK2の立上り（ｆ）でレジスタ
141〜14mの出力データ，即ち上位桁データが切換り、こ
のデータのレジスタ15に蓄積されている下位桁加算値出
力とを、上位桁アキュムレータ131〜13mにより上位桁加
算を行う。このようにして設定周波数はタイミング回路
17でもって連続的に切換えることが可能となる。そし
て、設定周波数の切換えを終えると、前述した如くタイ
ミング回路は元の状態に戻りデータ切換え信号を待つ。
なお、本発明は上記実施例に限定されるものではな
い。例えば下位桁アキュムレータ101〜10k自体にレジス
タ121〜12kの機能を持たせれば、図示する独立のレジス
タ121〜12kを備える必要がない。このときには記憶回路
群は下位桁アキュムレータ群10が持つことになる。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。
い。例えば下位桁アキュムレータ101〜10k自体にレジス
タ121〜12kの機能を持たせれば、図示する独立のレジス
タ121〜12kを備える必要がない。このときには記憶回路
群は下位桁アキュムレータ群10が持つことになる。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。
以上詳記したように本発明によれば、下位桁アキュム
レータ群と上位桁アキュムレータ群でそれぞれ独立的に
周波数設定データを加算しながら下位桁と上位桁の加算
値データを出力する構成であるので、設定可能な最高周
波数を下げることなく桁数を増やすことができるデジタ
ル周波数シンセサイザを提供できる。
レータ群と上位桁アキュムレータ群でそれぞれ独立的に
周波数設定データを加算しながら下位桁と上位桁の加算
値データを出力する構成であるので、設定可能な最高周
波数を下げることなく桁数を増やすことができるデジタ
ル周波数シンセサイザを提供できる。
第１図ないし第４図は本発明に係わるデジタル周波数シ
ンセサイザの一実施例を説明するために示したもので、
第１図は本発明の全体構成図、第２図は第１図のタイミ
ング回路の具体的構成図、第３図は第２図のタイミング
回路のタイミングチャート、第４図は第１図のデジタル
周波数シンセサイザの動作を説明するタイミングチャー
ト、第５図は従来のデジタル周波数シンセサイザの構成
図、第６図は第５図のアキュムレータの構成図である。 ３……記憶回路（読出し専用記憶回路）、４……D/A変
換回路、10……下位桁アキュムレータ群、101〜10k……
アキュムレータ、12……下位桁記憶回路群、121〜12k…
…レジスタ、13……上位桁アキュムレータ群、131〜13m
……アキュムレータ、15……下位桁加算値記憶回路、16
……遅延回路、17……タイミング回路。
ンセサイザの一実施例を説明するために示したもので、
第１図は本発明の全体構成図、第２図は第１図のタイミ
ング回路の具体的構成図、第３図は第２図のタイミング
回路のタイミングチャート、第４図は第１図のデジタル
周波数シンセサイザの動作を説明するタイミングチャー
ト、第５図は従来のデジタル周波数シンセサイザの構成
図、第６図は第５図のアキュムレータの構成図である。 ３……記憶回路（読出し専用記憶回路）、４……D/A変
換回路、10……下位桁アキュムレータ群、101〜10k……
アキュムレータ、12……下位桁記憶回路群、121〜12k…
…レジスタ、13……上位桁アキュムレータ群、131〜13m
……アキュムレータ、15……下位桁加算値記憶回路、16
……遅延回路、17……タイミング回路。
Claims (1)
- 【請求項１】アキュムレータを用いてクロックごとに周
波数設定データを加算し、この加算値のアドレスに基づ
いてデジタル値記憶回路（３）からデジタル値データを
読出してアナログデータに変換し設定周波数信号として
出力するデジタル周波数シンセサイザにおいて、 第１のクロック（CLK1）を受けて、該第１のクロックの
１サイクル未満の所定時間遅らせた第２のクロック（CL
K2）を出力するクロック生成回路（16）と、 前記第１のクロックを受けてから前記所定時間内に、下
位桁周波数設定データを加算し、各アキュムレータの計
算結果を出力する複数のアキュムレータを継続接続して
なる下位桁アキュムレータ群（10）と、 前記下位桁アキュムレータ群のキャリー出力を、前記第
２のクロックごとに蓄積する下位桁加算値記憶回路（1
5）と、 前記第２のクロックを受けてから次の第２のクロックま
でに、前記下位桁加算値記憶回路に記憶された下位桁ア
キュムレータ群のキャリー出力と上位桁周波数設定デー
タとを加算し、各アキュムレータの計算結果を出力する
複数のアキュムレータを継続接続してなる上位桁アキュ
ムレータ群（13）と、 前記下位桁アキュムレータ群の各アキュムレータに対応
して設けられ前記各アキュムレータの計算結果を、前記
第２のクロックごとに記憶する下位桁記憶回路群（12）
とを備え、 前記第２のクロックごとに、前記各下位桁記憶回路に記
憶された下位桁アキュムレータ群の各アキュムレータの
計算結果と前記上位桁アキュムレータ群の各アキュムレ
ータの計算結果とを前記デジタル値記憶回路へアドレス
として与えることを特徴とするデジタル周波数シンセサ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62231916A JP2558735B2 (ja) | 1987-09-16 | 1987-09-16 | デジタル周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62231916A JP2558735B2 (ja) | 1987-09-16 | 1987-09-16 | デジタル周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474809A JPS6474809A (en) | 1989-03-20 |
| JP2558735B2 true JP2558735B2 (ja) | 1996-11-27 |
Family
ID=16931069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62231916A Expired - Fee Related JP2558735B2 (ja) | 1987-09-16 | 1987-09-16 | デジタル周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558735B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111211758B (zh) * | 2020-01-10 | 2023-03-24 | 西安科技大学 | 一种适应于声表面波传感器的反馈扫频式dds设计方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| JPS55119742A (en) * | 1979-03-09 | 1980-09-13 | Fujitsu Ltd | Addition system |
| JPS6018005A (ja) * | 1983-07-12 | 1985-01-30 | Nec Corp | デイジタル発振回路 |
| JPS60113505A (ja) * | 1983-11-24 | 1985-06-20 | Sony Corp | 周波数シンセサイザ |
| JPS6224365A (ja) * | 1985-07-24 | 1987-02-02 | Oki Electric Ind Co Ltd | 積和演算器 |
-
1987
- 1987-09-16 JP JP62231916A patent/JP2558735B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6474809A (en) | 1989-03-20 |
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