DE2348196A1 - Schaltungsanordnung und verfahren zur byteselektion bei einem halbleiterspeicher - Google Patents
Schaltungsanordnung und verfahren zur byteselektion bei einem halbleiterspeicherInfo
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Description
Schaltungsanordnung und Verfahren zur Byteselektion bei einem Halbleiterspeicher
Die Erfindung bezieht sieh auf eine Schaltungsanordnung und
ein Verfahren unter Verwendung dieser Schaltungsanordnung zur Byteselektion bei einem Halbleiterspeicher mit in einer
Matrix aneinandergereihten, aus einer den Bits pro Byte entsprechenden Anzahl von Bausteinen zusammengesetzten
Speiehe/gruppen, in denen über einen Selektioziseingang
die gesamte Baugruppe und dann auch über Adresseingänge jeweils ein Bit pro Baustein auswählbar ist, bei der beim
Auswählen mindestens eines Bytes von in einer Zeile der Matrix enthaltenen Speicherworten die dieses Byte speichernde
Spciicherbaugruppe durch ein Wortauswahl- und ein Byteauswahlsignal
aktivierbar ist, die beide aus höherwertigen Adreßsignalen abgeleitet sind.
In diesem Zusammenhang soll als Halbleiterspeicher ein ganzes System eines Lese-ZSchreibspeichers verstanden werden.Die
für solche Halbleiterspeicher verwendeten handelsüblichen Speicherbausteine sind zumeist bitweise organisiert und mit
verschiedener Speicherkapazität, z. B. 1 KBit, erhältlich. Sie enthalten bereits eine Decodierung zur Wauswahl jeweils
eines Speicherplatzes. Bei einer Speicherkapazität von 2n Bit weist daher ein Speicherbaustein η Adresseingänge auf.
Außerdem besitzt er vielfach einen sogenannten Selektionseingang, über den er aktiviert.werden muß, wenn in ihm eine
Speicheroperation, d. h. ein Lese- oder Schreibvorgang ab laufen soll. Für die Auswahl eines bestimmten Operationszustandes
ist schließlich noch ein sogenannter Schreib-/Leseeingang vorgesehen, dem zum Schreiben bzw. Lesen Signale
mit verschiedenem Signalpegel angeboten werden.
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In Pig. 1 ist anhand eines Blockschaltbildes der prinzipielle Aufbau eines Halbleiterspeichers aus derartigen Speicherbausteinen
dargestellt. Die Speicherbausteine z. B. S1 bis S9 werden gruppenweise zu Speicherbaugruppen, z. B. SB11 parallel
geschaltet, die ihrerseits in Form einer Matrix angeordnet sind. Da die Zeilen- bzw. Spaltenrichtung dieser Matrix zunächst
gleichwertig ist, sei für den vorliegenden Pail definiert,
daß die Speicherworte in Zeilenrichtung dieser Matrix abgespeichert sind. Bei einer Speicherkapazität von w Bit
pro Spe£.cjjerbaustein besitzt dann eine Zeile der Speicherbaugruppe/
SBk1 bis SBki eine Kapazität von w Speicherworten. Dabei ist weiterhin vorausgesetzt, daß in jeder der gleichartig
aufgebauten Speieherbaugruppe SBki die Anzahl der parallel geschalteten Speicherbausteine S1 bis S9 der Anzahl der Bits
pro Byte eines Speicherwortes entspricht, wobei das Byte die kleinste adressierbare Einheit des Speichers bildet.
Unter diesen Voraussetzungen sind nun Halbleiterspeicher üblicherweise derart aufgebaut, daß die den niedrigwertigen
Adreßstellen zuzuordnenden Adreßsignäle eines adressierten Speicherwortes direkt den Adresseingängen Am bis An der
Speicherbausteine SBki zugeführt werden. Aus den restlichen höherwertigen Adreßsignalen werden im System Wortauswahlsignale
gebildet, die in jeweils einer der Wortauswahlleitungen W1 bis Wk zugeordnet sind. Da innerhalb eines Speicherwortes,
das z. B. aus i = 4 Byte bestehen kann, das Byte die kleinste adressierbare Einheit darstellt, sind über die Wortauswahlsignale
hinaus sogenannte Byteauswahlsignale notwendig, die ebenfalls im System gebildet werden. Jedes Byteauswahlsignal
ist einer der Byteauswahlleitungen B1 bis Bi zugeordnet. In ersten Verknüpfungsgliedern VGM werden diese Wort- und Byteauswahlsignale
miteinander logisch zu sogenannten Bausteinauswahl-Signalen verknüpft und jeweils einem Selektionseingang CS der ausgewählten Speicherbaugruppe bzw. Speicherbaugruppen
SBki zugeführt. Solange eine Speicherbaugruppe
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SBkI kein derartiges Signal an ihrem Selektionseingang CS
empfängt, bleibt sie im Ruhezustand und sowohl Lese- als auch Schreiboperationen sind unterbunden. '
Um in einer selektierten Speicherbaugruppe bzw. in den selektierten Speicherbaugruppen SBki die Art der auszuführenden
Speicheroperationen festlegen zu können, sind die Schreib-/Leseeingänge S/L der Speicherbaugruppen, z. B. SB11 bis SBkI einer
Spalte der Speichermatrix parallel geschaltet und über
jeweils ein weiteres Verknüpfungsglied VG2 mit einer Schreib-/Lese-
Jt
leitung S/L verbunden.
Dieser bekannte Aufbau von Halbleiterspeicher zur Byteselektion
wird bei großen Speicherkapazitäten problematisch, Beträgt nämlich die Kapazität des Speichers W Worte zu jeweils i
Bytes, dann ergibt sich die Systemkapazität zu
(1) K = W>i.
Bei einer Kapazität von 2n = w Byte einer Speieherbaugruppe
SBki, müssen insgesamt
(2) ζ = i«(W/w) = i'k
Bausteinauswahl-Signale zu den Speicherbaugruppen SBki geführt
werden. Wie man sich anhand völlig. 1 leicht überlegen
kann, werden dafür dann auch auf den für die Ansteuerung des Speichers erforderlichen Logikbaugruppen ζ Verknüpfungsglieder
VG1 benötigt und dementsprechend ζ Anschlußstifte belegt. Anhand der vorstehenden Gleichungen (1) und (2) läßt sich
für ein realistisches Beispiel einer Speicherkapazität von 128 KByte unter Verwendung von Speicherbausteinen mit 1 KByte
der erforderliche Aufwand von 128 VerknüpfungsgliedemVGI errechnen.
Weiterhin ist in diesem Zusammenhang dabei unbefriedigend, daß die Ausgangsbelastbarkeit der benötigten Verknüpfungsglieder nicht voll ausgenutzt wird, wenn jedes Verknüpfungsglied
VG1 nicht mehr als 9 Selektionseingänge von Speicher-
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bausteinen S1 bis S9 ansteuert, auch dafür läßt sich ein zahlenmäßiges Beispiel angeben: In einer Schaltkreistechnik
werden im allgemeinen die Last bzw. die Belastbarkeit eines Signaleinganges bzw.-ausganges durch ein Gewicht definiert,
das auf eine sogenannte Einheitslast E bezogen ist. Bei handelsüblichen Speicherbausteinen beträgt z. B. das Gewicht
eines Selektionseinganges CS nur 0,25'E. So steuert dann jedes
Verknüpfungsglied VG1 statt z. B. 9E nur maximal 2,25 E an
und ist damit nur zu 25 $ ausgelastet.
Schließlich ist es auch in verschiedenen Anwendungsfällen von Lese-Schreibspeichern, die heute als Halbleiterspeicher
ausgeführt sind, wünschenswert, die Möglichkeit einzelne Bytes innerhalb eines Speicherwortes zu selektieren, voll
auszunutzen. So spielt z. B. bei Datenvermittlungssyftemen
die Forderung eine große Rolle, ein simultanes Lesen und Schreiben im Speichersystem zu ermöglichen, d. h. es wäre
von Vorteil, innerhalb eines adressierten Speicherwortes verschiedene Bytes auslesen und gleichzeitig andere einschreiben
zu können.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung
der eingangs genannten Art zu schaffen, bei der die Byteselektion mit einer geringeren Anzahl von Verknüpfungsgliedern
möglich ist, die dann auch hinsichtlich ihrer Bebesser ausgenutzt sind. Dabei soll die aufgrund
lastbarkeit/von Wort- und Byteauswahlsignalen erfolgenden
Byteselektion zugleich derart ausgeführt werden, daß innerhalb eines adressierten Speicherwortes simultane Lese- und Schreiboperationen möglich sind.
Erfindungsgemäß wird diese Aufgabe bei einer Schaltungsanordnung der·eingangs genannten Art dadurch gelöst, daß in jeder
Matrixzeile die Selektionseingänge der Speicherbaugruppen
parallel geschaltet und an ein logisches Verknüpfungsglied
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angeschlossen sind, das eingangsseitig mit einer dieser Matrixzeile zugeordneten Wortauswahlleitung verbunden ist
und daß in jeder Matrixspalte Schreib-/Leseeingänge'der
Speicherbaugruppen parallel an ein weiteres Verknüpfungsglied angeschlossen sind, das eingangsseitig mit einer
Byteauswahlleitung und einer Schreib-/Leseleitung verbunden ist.
Diese Lösung macht sich folgenden Umstand zunutze: Pur den
Speicher selbst ist es nur bei Schreibvorgängen erforderlich, einzelne Bytes eines adressierten Speicherwortes auswählen
zu können. Bei Leseoperationen kann die Auswahl der Bytes jederzeit von der ansteuernden Einheit getroffen werden, indem
sie einfach zu nichtausgewählten Bytes gehörende Lesesignale nicht auswertet. Unter dieser Voraussetzung ist es
dann möglich, eine Speicherbaugruppe, in die 1 Byte einzuschreiben
ist, nicht nur über den Selektionseingang der Speicherbaugruppe, sondern auch über den Schreib-/Leseeingang
zu selektieren. Wie später noch im einzeln-en darzustellen
sein wird, ergibt sich daraus eine erhebliche Einsparung von Verknüpfungsgliedern, die proportional zur Speicherkapazität
und der Ausgangsbelastbarkeit der Verknüpfungsglieder und umgekehrt proportional zu dem Eingangsgewicht
der Signaleingänge der Speicherbausteine ist. Da die technische Entwicklung ebenfalls in diese Richtung läuft, bedeutet dies,
daß der Ansteueraufwand mit der Weiterentwicklung von Halbleiterspeichern nur noch günstiger wird.
Die geringere Anzahl von Verknüpfungsgliedern für die Ansteuerung des Halbleiterspeichers bringt weiterhin mit sich,
daß auch in den vorhergehenden Stufen bei der Bildung der
Wort- und Byteauswahlsignale im System weniger Verknüpfungsglieder benötigt werden. Dies kann sogar zu einer Reduzierung
der Zahl der Verknüpfungsstufeη und damit zu einer Reduzierung
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der Zugriffszeit führen.
Eine vorteilhafte Weiterbildung der Erfindung besteht in einem
Verfahren zum simultanen Lesen bzw. Schreiben von verschiedenen Bytes eines adressierten Speicherwortes unter Verwendung der.
eben beschriebenen Schaltungsanordnung, das darin besteht, daß die dem adressierten Speicherwort zugeordneten Speicherbaugruppen
über die Selektionseingänge durch ein Wortauswahlsignal ausgewählt werden, daß denjenigen dieser Speicherbaugruppen,
in die ein Byte eingespeichert werden soll, über ihre Schreib-Leseeingänge ein Schreibsignal mit dem Pegel "1" zugeführt wird,
und daß denjenigen Speicherbaugruppen, aus denen gleichzeitig ein Byte gelesen werden soll, ein Lesesignal mit dem Pegel "0"
angeboten wird. Bei dem herkömmlichen Prinzip des Auöwahlverfahrens
mit einer Byteselektion allein über die Selektionseingänge der Speieherbaugruppeη bestand diese Möglichkeit nicht,
obwohl bei höherem Aufwand für die Ansteuerung jedes Bytes eines adressierten Speicherwortes bereits einzeln auswählbar
war. Von besonderem Vorteil ist dabei, daß die verbesserte Betriebsweise mit einem geringeren Ansteueraufwand als bisher
ermöglicht wird.
Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Neben der bereits beschriebenen
Pig. 1 mit einer Prinzipdarstellung des herkömmlichen Auswahlverfahrens
für einen Halbleiterspeicher anhand eines Blockschaltbildes zeigt die Zeichnung eine Pig. 2 in einem
analog aufgebauten Blockschaltbild eine erfindungsgemäß ausgebildete Schaltungsanordnung zur Byteselektion bei einem Halbleiterspeicher.
In Pig. 2 ist analog zu Pig. 1 wieder eine Anzahl von in bekannter Weise aufgebauten Speieherbaugrupper/ in Form einer
Matrix angeordnet. Die Anzahl i der Speicherbaugruppen z. B. SB11 bis SB.ti in einer Zeile der Matrix entspricht der Anzahl
der Bytes eines Speicherwortes, beispielsweise gilt i = 4. In dem Zusammenhang mit der Ansteuerung einer Speicherbaugruppe
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nicht interessierende Signalanschlüsse, wie Eingänge für Versorgungsspannungen,
die Dateneingänge bzw.-ausgänge sind aus Gründen der Übersichtlichkeit nicht eingezeichnet. Die Selektionseingänge CS der Speicherbaugruppen jeder Zeile sind untereinander
parallel geschaltet und über ein erstes Verknüpfungsglied VG1 an eine der Wortauswahlleitungen Wk angeschlossen.
In jeder der i Spalten der Matrix sind die Schreib-/Leseeingänge S/L der Speicherbaugruppen, ζ. B. SB11 bis SBkI
parallel geschaltet und gemeinsam an ein weiteres Verknüpfungsglied VG2 geführt, das eingangsseitig mit einer der Byteauswahlleitungen
B1 bis Bi und einer Schreib-/Leseleitung S/l verbunden ist.
Pur den Ablauf von Speicheroperationen bleibt es auch bei
dieser Schaltungsanordnung dabei, daß eine Speicherbaugruppe
im Ruhezustand ist, so lange der Signalpegel an ihrem Selektionseingang CS "0" ist. Dies ist der Fall, so lange kein der betreffenden
Speichergruppe zugeordnetes Speicherwort ausgewählt ist und damit auch die über eines der ersten Verknüpfungsglieder VG1 mit dem Selekt ionseingang CS verbundene Wortauswahlleitung
Wk den Signalpegel "0" führt. In diesem Pail
spielt .es keine Rolle, welcher Signalpegel der Speicherbaugruppe an ihrem Schi"eib-/Leseeingang S/L angeboten wird.
Führt die mit dem Selektionseingang CS einer Speicherbaugruppe verbundene Wortauswahlleitung Wk dagegen den Signalpegel "1",
dann sind abhängig von dem der Speieherbaugruppe an ihrem
Schreib-/Leseeingang S/L angebotenen Signalpegel die Speicheroperationen
Schreiben oder Lesen möglich. Bei einem Signalpegel "1" auf der zugeordneten Byteauswahlleitung Bi wird
den über ein zweites Verknüpfungsglied VG2 angeschlossenen Schreib-/Leseeingängen S/L einer Matrixspalte ebenfalls ein
Signalpegel "1" angeboten. In der durch ein Wortauswahlsignal ausgewählten Speicherbaugruppe dieser Matrixspalte ist damit
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die Speicheroperation Schreiben möglich. Im umgekehrten Fall wird aus einer durch ein Wortauswahlsignal selektierten
Speicherbaugruppe gelesen, wenn an ihrem Schreib-/Leseeingang S/L ein Signalpegel 11O" liegt, der auf ein Byteauswahlsignal
mit dem Signalpegel "0" zurückzuführen ist.
Bei&em bisher üblichen Verfahren zur Byteselektion werden
die decodierten Wortauswahlsignale mit dem Byteauswahlsignal
verknüpft und den Selektionseingängen CS der zugeordneten Speicherbaugruppen zugeführt. Dabei wird allen Speicherbaugruppen
das gleiche Schreib- bzw. Lesesignal über ihre ÖcnreiD-/
Leseeingänge S/L angeboten. Deshalb ist in sämtlochen, einem adressierten Speicherwort zugeordneten Speicherbaugruppen
SBki nur eine der beiden Speicheroperationen Schreiben oder Lesen möglich.
Bei der obenbeschriebenen Schaltungsanordnung dagegen bestimmt der Signalpegel der Byteauswahlsignale die Art der Speicheroperation.
Deshalb sind bei dieser Schaltungsanordnung gleichzeitig in verschiedenen Speicherbaugruppen einer Matrixzeile
beide Speicheroperationen ausführbar. Das bedeutet eine wesentliche Verbesserung im Umgang mit dem Byte als der kleinsten
adressierbaren Einheit des Speichers, da man diese nun unabhängig von den anderen Bytes eines Speicherwortes im Speicher
behandeln kann. Für bestimmte Anwendungsfälle, z. B. in
Datenvermittlungssystemen, ergeben sich daraus neue vorteilhafte Möglichkeiten, einen Programmablauf freizügiger und
schneller zu gestalten.
Einleitend war derAufwand für die Ansteuerung einer Speicherbaugruppe
bei dem bisherigen Verfahren zur Byteselektion abgeschätzt worden, deshalb soll hier noch ein Vergleich mit
dem schaltungsmäßigen Aufwand bei einer erfindungsemäßen Schaltungsanordnung durchgeführt werden. Wie Fig. 1 zeigt,
sind bei der herkömmlichen Schaltungsanordnung füi/die Ver-
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knüpfung der Wort- und Byteauswahlsignale aus schaltungstechnischen
Gründen i«k erste Verknüpfungsglieder VG1 notwendig. Es sei weiterhin mit
b = Anzahl der Bit pro Byte eines Speicherwortes, s = Eingangsgewicht eines Schreib-/Leseeinganges eines Speicherbausteines
bezogen auf eine Einheitslast E, g = Ausgangsbelastbarkeit eines VerknüpfungsgljLedes bezogen
auf dieselbe Einheitslast E.
Dann ergibt sich die Gesamtzahl der Verknüpfungsglieder VG1 und VG2 bei den bekannten Schaltungsanordnungen zur Byteselektion
zu
(3) ζ = k-i (1+SlS )
(3) ζ = k-i (1+SlS )
Bezeichnet man nun mit c das Eingangsgewicht eines Selektionseingangs CS eines Speicherbausteines, dann ergibt sich analog
aus einem Vergleich mit Fig». 2 die notwendige Gesamtzahl von Verknüpfungsgliedern VG1 und VG2 bei einer erfindungsgemäßen
Schaltungsanordnung zu
(3a) ζ = k.i ^ftSi .
(3a) ζ = k.i ^ftSi .
Damit läßt sich eine Einsparung von Verknüpfungsgliedern b'zw.
auch Anschlußstiften in den Logikbaugruppen angeben zu
= z-z· = k-i(1 -£g£).
Für ein Beispiel eines Halbleiterspeichers mit einer Speicherkapazität
von 128 KByte unter der Verwendung von heute handelsüblichen Speicherbausteinen mit einer Speicherkapazität von
1 KBit bei einer Wortlänge i = 4 Byte und einer Bytelänge b = 9 Bit, sowie c = s = 0,25 und g = 9, ergibt sich aus den
Gleichungen (3), (3a) und (4) ζ = 160, ζ1 = 64 und damit
Δ ζ = 96. Wie sich insbesondere aus Gleichung (4) erkennen läßt, wird dieser WertiSz umso größer, je größer die Speicherkapazität
und die Ausgangsbelastbarkeit der Verknüpfungsglieder bzw. je kleiner die Gewichte der Eingänge der Speicherbausteine
werden. Da die technologische Entwicklung auch in die-· ser Richtung verläuft, kann man davon ausgehen, daß die er-
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findungsgemäße Schaltungsanordnung bei künftigen Halbleiterspeichern
erst recht große Vorteile bietet.
2 Figuren
3 Patentansprüche.
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Claims (3)
1. Schaltungsanordnung zur Byteselektion bei einem Halbleiterspeicher
mit in einer Matrix aneinandergereihten, aus einer den Bits pro Byte eines Speicherwortes entsprechenden Anzahl
von Speicherbausteinen zusammengesetzten Speicherbaugruppen, in denen über einen Selektionseingang die gesamte Baugruppe und
dann auch über Adreßeingänge jeweils ein Bit pro Speicherbaustein auswählbar ist, bei der beim Auswählen mindestens eines
Bytes von in einer Zeile der Matrix enthaltenen Speicherworten die dieses Byte speichernde Speicherbaugruppe durch ein Wortauswahl-
und ein Byteauswahlsignal aktivierbar ist, die beide aus höherwertigen Adreßsignalen abgleitet sind, dadurch
gekennzeichnet, daß in jeder Matrixzeile die Selektionseingänge (CS) der Speicherbaugruppen (SBki) parallel
geschaltet und an ein Verknüpfungsglied (VGl) angeschlossen sind, das eingangsseitig mit einer dieser Matrixzeile zugeordneten
Wortauswahlleitung (Wk) verbunden ist und daß in jeder Matrixspalte Schreib-/Leseeingänge (S/L) der Speicherbaugruppen
parallel an ein weiteres Verknüpfungsglied (VG2) angeschlossen sind, das eingangsseitig mit einer Byteauswahlleitung
(Bi) und einer Schreib-/Leseleitung (S/L ) verbunden ist.
2. Verfahren zum simultanen Lesenbzw. Schreiben von verschiedenen Bytes eines adressierten Speicherwortes unter Verwendung
einer Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die dem adressierten Speicherwort
zugeordneten Speicherbaugruppen (z. B. SB11 bis SB1i) über ihre Selektionseingänge (CS) durch ein Wortauswahlsignal
ausgewählt werden, daß denjenigen dieser Speicherbaugruppen (z. B. SB11), in die ein Byte eingespeichert werden
soll, über ihre Schreib-/Leseeingänge (S/L) ein Schreibsignal mit dem Pegel "1" zugeführt wird, und daß denjenigen Speicherbaugruppen
(z. B. SB1i), aus denen gleichzeitig ein Byte gelesen werden soll, ein Lesesignal mit dem Pegel 11O" angeboten
wird.
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3. Verfahren nach Anspruch 2, dadurch gekennzeichnet,
daß ein Schreibsignal mit dem Pegel "1" über eines der zweiten Verknüpfungsglieder (VG2) aus einem
Byteauswahlsignal auf der Byteauswahlleitung (z. B. B1) mit dem Pegel "1" abgeleitet wird und daß umgekehrt zum Bilden
eines Lesesignales mit dem Pegel "O" ein Byteauswahlsignal mit dem Pegel "0" mit einem Operationssignal auf der Schreib-/
Leseleitung (S/L ) verknüpft v/ird.
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