DE3832328A1 - Speicheranordnung fuer digitale signale - Google Patents

Description

Die Erfindung geht aus von einer Speicheranordnung nach der Gattung des Hauptanspruchs.

Häufig ist die Datenrate von zu speichernden Signalen wesentlich höher als die maximale Zugriffsgeschwindigkeit der verfügbaren Speicherbausteine. Deshalb wird bei bekannten Speicheranordnungen auf die Multiplextechnik zurückgegriffen. Damit wird je nach Anzahl der Multiplexebenen bzw. je nach Multiplexfaktor der Datendurchsatz der Speicheranordnung gegenüber denen eines einzelnen Speichers vervielfacht. Insbesondere zur Speicherung von digitalen Videosignalen sind Speicheranordnungen bekannt, bei denen die zu speichernden Datenwörter nacheinander in mehrere Speicher eingeschrieben und ausgelesen werden. Jeder dieser Speicher nimmt somit nur einen Bruchteil der Datenwörter auf und kann entsprechend langsamer getaktet werden. Diese bekannten Speicheranordnungen weisen jedoch einen erheblichen Schaltungsaufwand, insbesondere zur Verteilung der digitalen Signale auf die einzelnen Speicher auf.

Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung für digitale Signale, insbesondere digitale Videosignale, vorzuschlagen, welche mit möglichst geringem Aufwand die Multiplextechnik nutzbar macht.

Die erfindungsgemäße Speicheranordnung mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß ein geringerer Schaltungsaufwand erforderlich ist, was wiederum weniger Raum auf den Leiterplatten und damit kleinere Geräte zur Folge hat. Außerdem führt dieses zu einer geringeren Leistungsaufnahme der Geräte.

Als weiterer Vorteil ist anzusehen, daß die erfindungsgemäße Speicheranordnung trotz der Verwendung von standardisierten Speicherbausteinen an digitale Videosignale mit unterschiedlicher Zahl von Binärstellen angepaßt werden kann. So kann beispielsweise die erfindungsgemäße Speicheranordnung, ohne Speicherkapazität ungenutzt zu lassen, für digitale Videosignale mit einer Breite von mehr oder weniger als acht Bit ausgelegt werden.

Schließlich führt die erfindungsgemäße, Bit-orientierte Speicheranordnung zu mehr Transparenz in der Dokumentation, der Prüfung und in der Fehlerlokalisierung.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Ausführungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 eine bekannte Speicheranordnung,

Fig. 2 eine erfindungsgemäße Speicheranordnung und

Fig. 3 einen Teil der Anordnung nach Fig. 2 in etwas detaillierterer Darstellung.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Bei der bekannten Speicheranordnung nach Fig. 1 werden die zu speichernden digitalen Signale einem Eingang 1 als parallele Datenwörter mit jeweils acht Binärstellen zugeführt. Mit Hilfe von acht, jeweils achtfachen D-Registern, von denen der Einfachheit halber nur vier D-Register 2, 3, 4, 5 dargestellt sind, werden die Signale um jeweils eine Periode eines zugeführten Takts C (im folgenden Systemtakt genannt) verzögert. Dadurch stehen an den Ausgängen der D-Register 2 bis 5 gleichzeitig acht dem Eingang 1 aufeinanderfolgend zugeführte Datenwörter an. Diese werden gleichzeitig in acht Multiplexebenen gespeichert. Der Übersichtlichkeit halber sind lediglich vier Multiplexebenen schematisch dargestellt.

Am Beispiel der Multiplexebene 8 wird der wesentliche Aufbau der Multiplexebenen erläutert. Zur Übernahme jeweils eines Datenwortes in eine Multiplexebene dient ein Eingangsregister 10, das von einem Takt M 1 getaktet wird, für dessen Frequenz gilt f _{M 1}=1/8×f _C . Dieses Datenwort wird in den Schreib/Lesespeicher 11 (RAM) unter einer - Adresse übernommen, die bei 12 zugeführt wird. Die Zuführung weiterer zum Betrieb des Schreib/Lesespeichers 11 erforderlicher Signale ist an sich bekannt und braucht im Zusammenhang mit der vorliegenden Erfindung nicht näher erläutert zu werden. Die Schreib/Lesespeicher 11 aller Multiplexebenen werden gemeinsam adressiert, so daß in der gesamten Speicheranordnung nach Fig. 1 jeweils acht aufeinanderfolgende Datenwörter unter einer Adresse abgelegt sind.

Die Datenübernahme beim Auslesen aus den Schreib/Lesespeichern 11 erfolgt ebenfalls parallel mit einem Takt M 2, dessen Frequenz ebenfalls einem 1/8 der Frequenz des Systemtakts C entspricht. Die somit in den Ausgangsregistern 13 anstehenden Datenwörter werden nacheinander (von rechts nach links) durch entsprechende Ansteuerung der Ausgangsregister 13 (Output-Enable) auf den Ausgangsbus 14 gegeben und können anschließend über ein D-Register 15 mit dem Systemtakt C weitergeführt werden.

Bei der erfindungsgemäßen Speicheranordnung nach Fig. 2 werden die einzelnen Binärstellen der bei 19 ankommenden Datenwörter je einer Multiplexebene 21 bis 2 N zugeführt und nach den Multiplexebenen am Ausgang 20 wieder zusammengefaßt. Die Zahl der Multiplexebenen ist nicht an die Zahl von bei standardisierten Speicherbausteinen parallel zu verarbeitenden Binärstellen gebunden. So können beispielsweise zur Speicherung von digitalen Videosignalen mit einer Breite von 10 Bit 10 Multiplexebenen vorgesehen werden, ohne daß Speicherkapazität ungenutzt bleibt. Innerhalb der einzelnen Multiplexebenen 21 bis 2 N werden entsprechende Binärstellen mehrerer Datenwörter parallel verarbeitet.

Fig. 3 zeigt ein Beispiel einer Multiplexebene. Das jeweils eine Binärstelle umfassende Eingangssignal wird über 31 einem Seriell/Parallel-Wandler zugeführt. Dieser enthält ein achtstelliges Schieberegister 33 und ein achtstelliges D-Register 34. Das Schieberegister 33 wird von dem Systemtakt C und das D-Register 34 von dem Takt M 1 getaktet. Mit dem Systemtakt C wird das Eingangssignal in das Schieberegister 33 eingetaktet, während bei jeweils einem Impuls des Takts M 1 der Inhalt des Schieberegisters 33 in das D-Register 34 übernommen wird. Damit befinden sich im Schieberegister entsprechende Binärstellen aus acht aufeinanderfolgenden Datenwörtern. Diese werden unter einer bei 35 zugeführten Adresse in dem Schreib/Lesespeicher 36 abgelegt. Als Parallel/Seriell-Wandler für die aus dem Schreib/Lesespeicher 36 ausgelesenen Datenwörter dient ein achtstelliges Schieberegister mit parallelen Ladeeingängen. Die parallele Übernahme des Datenwortes in das Schieberegister 37 erfolgt mit dem Takt M 2, das einem Eingang (Load/Shift) des Schieberegisters 37 zugeführt wird. Das Auslesen erfolgt mit dem Systemtakt C. Am Ausgang des Ausgangs 38 des Schieberegisters 37 steht dann in serieller Folge die jeweilige Binärstelle verschiedener Datenwörter zur Verfügung und kann am Ausgang 20 (Fig. 2) der Speicheranordnung mit den anderen Binärstellen zusammengefaßt werden.

Bei dem in Fig. 3 dargestellten Ausführungsbeispiel werden je Multiplexebene lediglich zwei Schieberegister benötigt, wobei das D-Register 34 bereits in einem erhältlichen Schieberegisterbaustein enthalten ist. Bei der bekannten Schaltung gemäß Fig. 1 sind dagegen je Multiplexebene drei achtstellige D-Register erforderlich.

Bei Schieberegisterbausteinen sind jedoch grundsätzlich weniger Anschlüsse erforderlich als bei D-Registern, da bei Schieberegisterbausteinen der serielle Ein- oder Ausgang einen Anschluß benötigt, während bei D-Registern für den Eingang und für den Ausgang jeweils eine der Zahl der Binärstellen entsprechende Zahl von Anschlüssen erforderlich ist. Für das Ausführungsbeispiel geeignete Schieberegister sind in Gehäusen mit 16 Anschlüssen erhältlich. D-Register für die bekannte Speicheranordnung haben jeweils 20 Anschlüsse.

Die Zahl der Anschlüsse verhält sich bei dem Ausführungsbeispiel gegenüber der bekannten Speicheranordnung also wie 8 : 15. Diese Einsparung ist insbesondere deshalb bedeutend, da es für den möglichst platzsparenden Aufbau von Geräten nicht nur um eine Verringerung der Zahl der Bauteile, sondern auch um eine Verringerung der die Bauteile verbindenden Leitungen ankommt, weil diese ebenfalls Platz auf den Leiterplatten benötigen.

Claims (3)

1. Speicheranordnung für digitale Signale, insbesondere digitale Viedeosignale, die aus Datenwörtern mit jeweils mehereren Binärstellen (Bits) bestehen, dadurch gekennzeichnet, daß für jeweils eine Binärstelle ein Schreib/Lesespeicher (36) vorgesehen ist, in den die gleichen Binärstellen mehrerer aufeinanderfolgender Datenwörter parallel einschreibbar sind.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß für jeweils eine Binärstelle ein Seriell/Parallel-Wandler (32) vorgesehen ist, dessen Ausgänge mit Daten-Ein/Ausgängen des Schreib/Lesespeichers (36) und mit Eingängen eines Parallel/Seriell-Wandlers (37) verbunden sind, und daß ein Ausgang des Parallel/Seriell-Wandlers (37) einen Ausgang (38) für die jeweilige Binärstelle bildet.

3. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß in die Schreib/Lesespeicher (36) jeweils einzelne Binärstellen von acht aufeinanderfolgenden Datenwörtern parallel einschreibbar sind.