DE2525287A1 - Assoziativspeicher - Google Patents

Description

Die Erfindung bezieht sich auf einen Assoziativspeicher nach dem Oberbegriff des Patentanspruchs 1.

Integrierte Bausteine zum Aufbau von Assoziativspeichern sind bereits bekannt. (Vergleiche Datenblatt TT/uL Memory 93402 der Firma Fairchild Semiconductor vom Mai 1971). Der bekannte Baustein hat mit 16 Bit eine vergleichsweise geringe Speicherkapazität. Dem Versuch, die Kapazität zu erhöhen, hat in der Vergangenheit vor allem die Zahl der innerhalb eines Bausteins realisierbaren Verknüpfungs- bzw. Speieherglieder eine Grenze gesetzt» Durch die zunehmende Beherrschung der Integrationstechnik hat sich das Problem verlagert, so daß die Grenzen mehr und mehr durch die maximale Anzahl der äußeren Anschlüsse gegeben sind. Bekanntlich sind beim Assoziativspeicher wesentlich mehr Anschlüsse als beim linear adressierten Speicher

d"⁵ e erforderlich, weil zusätzliche Leitungen für/Eingabe der Maske und für die Ausgabe der Treffersignale vorgesehen werden müssen.

Zwar kann die Anzahl der äußeren Anschlüsse des Bausteins dadurch verringert werden, daß die Datenleitungen sowohl für die Eingabe als auch für die Ausgabe von Daten benutzt werden, daß die für die Anwahl der Speicherplätze erforderlichen Adressendecodierer innerhalb des Bausteins integriert werden und daß die Maske ebenfalls über die Datenleitungen zugeführt wird. Die zuletzt genannte Maßnahme bedingt die Bereitstellung eines Maskenregisters innerhalb des Bausteins, was jedoch den Schaltungs- und Zeitaufwand erhöht.

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Ausgehend von der Erkenntnis, daß sich die assoziative Verarbeitung der gespeicherten Daten in den weitaus überwiegenden Fällen nur über Teile des gesamten Inhalts von Speichern mittlerer oder hoher Kapazität erstreckt, liegt der Erfindung die Aufgabe zugrunde, Maßnahmen anzugeben, die es gestatten, die innerhalb eines integrierten Bausteins realisierbare Speicherkapazität zu erhöhen, ohne daß die Anzahl der äußeren Anschlüsse ein tragbares Maß überschreitet.

Gemäß der Erfindung wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.

Neben einem besonders günstigen Verhältnis der in einem einzelnen Speicherbaustein realisierbaren Kapazität zu der Anzahl der erforderlichen äußeren Anschlüsse bietet der hierarchisch organisierte Assoziativspeicher große Vorteile bei der Verarbeitung unabhängiger Tabellen bzw. Listen, insbesondere beim Sortieren von ungeordneten abgelegten Begriffen. Jede Adresse des Untergrund-Speichers bildet einen unabhängig assoziierbaren Bereich (vergleiche Patentanmeldung P 25 05 477.7).

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher beschrieben. Es zeigt Fig. 1 eine schematische Darstellung zur Erläuterung des Grundprinzips,
Fig. 2 den inneren Aufbau eines Speicherbausteins.

Die Fig. 1 zeigt den Assoziativspeicher gemäß der Erfindung als Block, von dem eine dünne Scheibe S1 abgetrennt und ein wenig nach oben gerückt ist. Diese Scheibe S1 soll die assoziative Oberfläche darstellen. Der restliche, größere Teil S2 des Blocks bezeichnet den linear adressierbaren, nicht assoziativen Untergrund-Speicher.

Der gesamte Datenaustausch zwischen dem Assoziativspeicher und VPA 75 E 2009

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seiner Umwelt erfolgt allein über seine Oberfläche. Ein direkter Zugriff zum Untergrund-Speicher ist nicht möglich.

Zur Erleichterung des Verständnisses soll zunächst davon ausgegangen werden, daß die Oberfläche durch einen voll assoziativen Speicher gebildet wird, der beispielsweise aus 64 Wortzeilen zu je 8 Byte besteht. Den einzelnen Speicherzellen sind in bekannter Weise Vergleicher zugeordnet, die zeilenweise zusammenwirken und bei Übereinstimmung des Zeileninhaltes mit dem vorgegebenen Suchbegriff ein Treffersignal abgeben. Durch eine veränderbare Maske kann der Assoziationsbereich auf Teile der Wortzeilen, gegebenenfalls bis auf ein Bit, eingeengt werden. Für die Eingabe und Ausgabe von Daten können die Zeilen des Oberflächen-Speichers getrennt ausgewählt werden. Bei der Betriebsart "Assoziieren" werden alle Zeilen gleichzeitig erfaßt.

Jeder Zeile des Oberflächen-Speichers sind 2ⁿ, beispielsweise 32, durch eine"Untergrund-Adresse" adressierbare Zeilen im Untergrund-Speicher zugeordnet. Die 2ⁿ Zeilen bilden einen Untergrund-Speicherbereich. Einander entsprechende Zeilen aller Untergrund-Speicherbereiche werden durch gleiche Untergrund-Adressen erfaßt und bilden eine Untergrund-Speicherebene.

Über die auf diese Weise geschaffene, sehr breite Schnittstelle zwischen dem Untergrund und der Oberfläche kann in einem Speicherzyklus der gesamte Inhalt des Oberflächen-Speichers parallel in die adressierte Untergrund-Speieherebene überführt oder umgekehrt von dort übernommen werden.

Bei der Aufteilung des Gesamtspeichers in einzelne integrierte Bausteine mit möglichst hohsm Integrationsgrad ist es zweckmäßig, zur Verringerung der Anzahl der nach außen führenden

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Anschlüsse die Schnittstelle zwischen der Oberfläche und dem Untergrund in das Innere des Bausteins zu verlegen.

Die Fig. 2 zeigt in schematischer Darstellung ein vorteilhaftes Ausführungsbeispiel mit einer Kapazität von 1024 Bit (1 K-Bit), wobei die nach der vorher erwähnten Annahme vorhandene Kapazität des Oberflächen-Speichers nicht mitgerechnet ist. Der Baustein enthält 64 Bitelemente AS, die in vier Zeilen zu Je 16 Bitelementen angeordnet sind. Die Zeilen, die innerhalb des Bausteins im allgemeinen nur Teilworte des Gesamtspeichers umfassen, sind für Lese- oder Schreibzyklen einzeln wählbar. Hierzu wird dem Baustein über die äußeren Anschlüsse 26 und 27 eine binär codierte Oberflächen-Adresse AA zugeführt, die durch den Decodierer DA in die Form 1 aus 4 umgewandelt wird. Ein dem Decodierer DA ebenfalls zugeführtes Inhibitsignal IN (Anschluß 25) ermöglicht die Auswahl eines bestimmten Bausteines bzw. einer Gruppe aus 4 Wortzeilen der Oberfläche des GesamtSpeichers,

Unter der vorher gemachten Annahme, daß die Oberfläche eine selbständig speiche:aähige Anordnung darstellt, besteht Jedes ihrer Bitelemente aus einem Speicherelement zur Speicherung eines Datenbits und einem Vergleicher zum assoziativen Vergleich des gespeicherten Datenbits mit dem betreffenden Bit des Suchbegriffs. Die Ausgänge der einzelnen Vergleicher einer Zeile werden nach einer UND-Funktion verknüpft. Die Anschlüsse 21 bis 24 dienen zur Ausgabe der Treffersignale TRa. Über die Anschlüsse 17 bis 20 werden die Treffersignale TRi vorausgehender Bausteine zugeleitet. Läßt die vorgesehene Verknüpfungsschaltung eine verdrahtete UND-Verknüpfung zu, dann können einander entsprechende Treffer-Ausgangsleitungen einfach miteinander verbunden werden und die Treffer-Eingangsleitungen sind entbehrlich. Auf diese Leitungen kann auch dann verzichtet werden, wenn die Treffersignale von allen schließlich zu einer gemeinsamen Wortzeile zusammengefaßten Zeilen der Einzelbausteine durch ein zusätzliches äußeres UND-Glied verknüpft werden.

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Für je vier Bitelemente mit dem gleichen Stellenwert in den vier Zeilen der Oberfläche in einem Baustein steht ein Anschluß 1 bis 16 für die Eingabe oder Ausgabe von Daten (Bitlei.tungen) zur Verfügung. Weiterhin sind Anschlüsse 34 bis 49 für die Eingabe der veränderbaren Maske vorgesehen. Die zuletzt genannten Anschlüsse können eingespart werden, wenn dafür in den Baustein ein 16-stelliges Register für die Zwischenspeicherung der veränderbaren Maske integriert wird. Neben dem erhöhten Schaltungsaufwand vergrößert sich dabei auch der für einen Assoziationsvorgang insgesamt benötigte Zeitaufwand, weil in einem ersten Arbeitsschritt die Maske über die Bitleitungen eingespeichert werden muß, mindestens dann, wenn sich ihr Zustand gegenüber dem vorausgehenden Assoziationsvorgang geändert hat.

Die binär codierten Anweisungen für die Bestimmung der Arbeitsmodi Lesen, Schreiben oder Assoziieren werden über die Anschlüsse 32 und 33 dem Decodierer DB zugeführt und von diesem entschlüsselt. Die Steuersignale wirken sowohl auf den Oberflächenais auch auf den Untergrund-Speicher ein.

Analog der Zuordnung eines Speicherbereichs mit 2 Zeilen zu jeder Zeile des OberflächenSpeichers in der Gesamtanordnung sind auch innerhalb eines Bausteins jeder Zeile des Oberflächen Speichers 2 Zeilen entsprechender Länge eines Untergrund-Teilspeichers US zugeordnet. Dem in Fig. 2 dargestellten Ausführungsbeispiel sind 16 Speicherzeilen zugrundegelegt ( η = 4). Die für die Adressierung des Untergrund-Speichers US erforderlichen Untergrund-Adressen UA bestehen demgemäß aus 4 Bit, die an den Anschlüssen 28 bis 31 eingespeist werden. Für die Decodierung der Untergrund-Adressen UA ist grundsätzlich nur ein Adressendecodierer je Baustein notwendig. Zur Einsparung von internen Steuerleitungen kann es jedoch zweckmäßig sein, jedem Speicherbereich oder sogar nur einem Teil eines solchen einen eigenen Adressendecodierer beizuordnen. In der Fig. 2 ist kein Decodierer für die Untergrund-Adresse UA dargestellt.

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Der Assoziativspeicher gemäß der Erfindung kann mit bipolaren oder mit unipolaren (MOS) Elementen, insbesondere auch als sogenannter CCD-Speicher hergestellt werden. In all diesen Fällen geben die Speicherelemente nichtflüchtige, d. h. statische oder quasistatische Lesesignale ab. Da der Inhalt einer adressierten Speicherebene des Untergrund-Speichers US ohnehin zur Verfugung steht, können die Speicherzellen in der Oberfläche entfallen. Die Oberfläche besorgt dann insoweit nur noch die Verbindung zur Außenwelt.

Es sei noch erwähnt, daß es zur Ermittlung freier Speicherplätze beim Einschreiben neuer Daten zweckmäßig ist, eine Speicherzelle in jeder Wortzeile des Untergrund-Speichers für die Eintragung eines Belegtbit vorzusehen. Das Belegtbit bleibt erhalten, solange der Inhalt der betreffenden Wortzeile noch aktuell ist. Die Ermittlung freier Speicherplätze erfolgt durch einen assoziativen Suchvorgang, der durch entsprechende Festlegung der Maske auf die Inhalte der betreffenden Speicherzellen in der adressierten Speicherebene beschränkt ist.

2 Figuren

5 Patentansprüche

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Claims (5)

1. -7-PatentansprUche

   (i_j) Aus integrierten Bausteinen aufgebauter, hierarchisch organisierter Assoziativspeicher mit wortweisem (zeilenweisent) Zugriff und mit einem durch eine wählbare Maske zu bestimmenden Assoziationsbereich innerhalb der Worte, dadurch gekennzeichnet, daß jeder Baustein in sich hierarchisch organisiert ist, derart, daß eine aus mehreren Zeilen bestehende assoziative Oberfläche mit zeilenweise zusammenwirkenden assoziativen Vergleichern vorgesehen ist, die Daten von außen aufnehmen oder nach außen abgeben oder mit einem jeder Zeile zugeordneten linear adressierbaren Untergrund-(Teil-) Speicher mit 2ⁿ unabhängig von den Zeilen der Oberfläche wählbaren Zeilen austauschen kann und daß jeder Baustein Decodierer zur Anwahl der Zeilen des Oberflächen-(Teil-) Speichere und der Untergrund-(Teil-) Speicher enthält,
2. 2. Assoziativspeicher nach Anspruch 1,dadurch gekennzeichnet, daß die Oberfläche eigene Speicherzellen aufweist.
3. 3. Assoziativspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in jedem Baustein Mittel vorgesehen sind, die beim Vorliegen des Befehls "Assoziieren¹¹ alle Zeilen der Oberfläche bzw. des Oberflächen-(Teil-) Speichers gleichzeitig aktivieren.
4. 4. Assoziativspeicher nach Anspruch 3»dadurch gekennzeichnet, daß in jeden Baustein ein über die Datenleitungen ladbares Maskenregister integriert ist.
5. 5. Assoziativspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei der Eingabe

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   eines neuen Wertes ein Belegtbit in einer bestimmten Speicherzelle der betreffenden Wortzeile gesetzt wird und daß freie Speicherplätze durch einen Assoziationsvorgang ermittelt werden, an dem durch entsprechende Maskierung nur die bestimmten Speicherzellen der adressierten Speieherebenen teilnehmen.

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