DE2340142C3 - Verfahren zur Massenproduktion von Halbleiteranordnungen mit hoher Durchbruchspannung - Google Patents

Verfahren zur Massenproduktion von Halbleiteranordnungen mit hoher Durchbruchspannung

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DE2340142C3 DE2340142A DE2340142A DE2340142C3 DE 2340142 C3 DE2340142 C3 DE 2340142C3 DE 2340142 A DE2340142 A DE 2340142A DE 2340142 A DE2340142 A DE 2340142A DE 2340142 C3 DE2340142 C3 DE 2340142C3
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Description

Die Erfindung besieht sich auf ein Verfahren zur
ίο Massenproduktion von Halbleiteranordnungen mit hoher Durchbruchspannung, das einen ersten Verfahrensschritt der Bildung gewünschter PN-Übergänge in einer großflächigen Halbleiterplatte, einen zweiten Verfahrensschritt des Anbringens einer Unterlage an
is der einen Hauptoberfläche der Halbleiterplatte, einen dritten Verfahrensschritt des selektiven Einschneidens der Halbleiterplatte von der anderen Hauptoberfläche zur erstgenannten Hauptoberfläche zwecks Bildung einer Mehrzahl von kleinflächigen Halbleiterplättchen,
jo deren jedes wenigstens einen an der durch das Einschneiden gebildeten Oberfläche freiliegenden PN-Übergang aufweist, einen vierten Verfahrensschritt der Bildung eines Passivierfilms auf der durch das Einschneiden gebildeten Oberfläche jedes Halbleiterplättchens, einen fünften Verfahrensschritt des Ablösens der Halbleiterplätichen von der Unterlage und einen sechsten Verfahrensschritt der Bildung von Elektroden auf den Hauptoberflächen der Halbleiterplättchen zwischen dem ersten und dem fünften Verfahrensschritt umfaßt.
Halbleiteranordnungen lassen sich in drei Gruppen einteilen, und zwar den Planartyp, den Mesatyp und den Schrägseitentyp, was von dem Aufbau des oder der PN-Übergänge P- und N-Zonen abhängt. Die Planaran-
Ordnung ist derart, daß alle Kanten der PN-Übergänge in einer Hauptoberfläche der Halbleiterplättchen liegen. Die Mesaanordnung weist um eine Hauptoberfläche des Halbleiterplättchens herum eine heruntergeätzte Oberfläche auf, in der die Kanten der PN-Übergänge liegen.
Bei der Schrägseitenanordnung treten die Kanten der PN-Übergänge in der Seitenoberfläche des Halbleiterplättchens auf. Die Seitenfläche ist hierbei eine Ebene, die die PN-Übergangsebenen senkrecht oder schräg schneidet. Der Planar- oder Mesaaufbau eignet sich dazu, daß die Anordnungen hergestellt werden, indem man eine großflächige Halbleiterplatte in einer Mehrzahl von Plättchen unterteilt, und wird daher für Halbleiteranordnungen geringer Leistung verwendet. Der Schrägseitenaufbau eignet sich für eine Leistungs-
(10 halbleiteranordnung mit einem großflächigen Halbleiterplättchen, das größer als das der Mesa- oder Planaranordnungen ist.
Die freiligenden Kanten oder Ränder der PN-Übergänge im Halbleiterplättchen sind aktiv und werden
("i leicht von der Atmosphäre angegriffen, so daß es nötig ist, diese Kanten mit einem Isoliermaterial abzudecken, um die Kanten zu passivieren oder zu schützen. Die Abdeckung aus dem Isoliermaterial nennt man Passi-
vierfilm. Bei der Planar- oder Mesahalbleiteranordnung kann man einen solchen Passivierfilm bilden, bevor eine großflächige Halbleiterplatte in eine Mehrzahl von Plättchen unterteilt wird, so daß der Arbeit.wirkungsgrad beim Bilden des Passivierfilms sehr hoch ist. Bei der Schrägseitenhalbleiteranordnung muß dagegen der Passivierfilm nach der Unterteilung der Platte in eine Mehrzahl von Plättchen gebildet werden. Da eine spezielle Technik und viel Mühe erforderlich sind, um einen Passivierfilm auf einem Halbleiterplättchen geringer Fläche mit Genauigkeit zu bilden, ist der Arbeitswirkungsgrad im Fall der Schrägseitenanordnung geringer als im FbII der Planar- und Mesaanordnungen.
Es sollen nun die Durchbruchsspannungen der vorstehend beschriebenen Anordnungstypen verglichen werden. Die Planaranordnung weist gekrümmte Teile in den PN-Übergängen auf, und das elektrische Feld ist an den gekrümmten Teilen stark. Außerder.. ist der Verunreinigungskonzentrationigradien! nahe den freiliegenden Kanten der PN-Übergänge groß, so daß die Ausbreitung der Raumladungsschicht nahe den freiliegenden Kanten unterdrückt wird. Folglich ist es schwierig, eine Planaranordnung mit einer hohen Durchbruchsspannung herzustellen. Die bei einer Planaranordnung er/i-.-lbare Durchbruchsspannung ist üblicherweise 300 -4Uo V.
Um eine Planaranordnung mit höherer Durchbruchsspannung zu erhalten, ist es erforderlich, eine »Schutzring« genannte Zone vorzusehen, die die freiliegenden Kanten der PN-Übergänge umgibt, jedoch im Abstand von den PN-Übergängen gehalten ist. Die Zahl der anzubringenden Schutzringe muß mit dem Anstieg der gewünschten Durchbruchsspannung erhöht werden. Daher ist eine Vergrößerung der Abmessungen unvermeidbar, wenn eine Planaranordnung mit einer hohen Durchbruchsspannung benötigt wird.
Mit der Mesaanordnung, bei der im PN-Übergang kein gekrümmter Teil vorliegt und der Verunreinigungskonzentrationsgradient nahe den Kanten der PN-Übergänge niedriger als bei der Planaranordnung ist, läßt sich eine Durchbruchsspannung von etwa 600 V erzielen. Für eine höhere Durchbruchsspannung ist es nötig, die Oberfläche der Zwischenschicht hohen Widerstandes, die aufgrund des Mcsaaufbaus freiliegt, zu vergrößern oder die Tiefe der Herunterätzung zu steigern. Bei Anwendung des ersten Mittels muß ein größeres Halbleite, plättchen verwendet werden, so daß die fertige Anordnung größere Abmessungen hat. Andererseits läßt sich das letztere Mittel nicht anwenden, um eine großflächige Halbleiteranordnung zu erzeugen. Die tiefer geätzte Oberfläche der Mesaanordnung hat nämlich eine Krümmung, wodurch die Fläche der Ebene einer Zone mit einer niedrigen Verunreinigungskonzentration parallel zu den PN-Übergängen größer als die Fläche der PN-Übergangsebene wird.
Falls der PN-Übergang in der gekrümmten Oberfläche mündet, läßt sich daher die Durchbruchsspannung mit Absinken des Neigungswinkels der gekrümmten Oberfläche steigern. Folglich ist es, um eine Mesaanordnung mit einer höheren Durchbruchsspannung zu erhalten, nötig, den Neigungswinkel der gekrümmten Oberfläche zu verringern. Hierbei hat jedoch die gekrümmte Oberfläche eine große Ausdehnung, so daß die Vergrößerung der Abmessungen wie bei der Planaranordnung unvermeidlicn ist. Wenn andererseits die Tiefe der Herunterätzung gesteigert wird, läßt sich das zur Massenproduktion geeignete Verfahren nicht anwenden, bei dem eine großflächige Halbleiterplatte nach Erzeugung der PN-Übergänge und Anbringung des Passivierfilms sowie der Elektroden in eine Mehrzahl von Halbleiterplättchen unterteilt wird. Bei der Anwendung dieses Verfahrens müssen nämlich die Halbleiterplättchen untereinander durch die restlichen Teile der Platte, die auch nach, dem genannten Ätzen noch eine Dicke von mehr als 150μΐη haben müssen.
ίο verbunden sein. Wenn die Teile eine Dicke von weniger als 150μπι aufweisen, können sie sich während der Behandlung biegen oder brechen, so daß die Platte nicht mehr als großflächiger Halbleiterkörper verarbeitbar ist. Um eine solche Behandlung möglich zu machen, ist es also erforderlich, die Dicke der Halbleiterplatte und insbesondere die der Hochwiderstandsschicht zu erhöhen. Der Anstieg der Dicke der Hochwiderstandsschicht führt zu Eigenschaftsverschlechterungen, wie /.. B. zum Anstieg des inneren Leisiungsverlusies und zum Abfall der Arbeifsgeschwindigkei!.
Bei der .Schrägseitenanordnung besteht, da der Böschungswinkel der Seitenoberfläche, in der die PN-Übergänge münden, so festgesetzt werden kann, daß die Fläche der ebenen Oberfläche der Zone mit hoher Verunreinigungskonzentration, die parallel zur PN-Übergangsebene liegt, groß genug gemacht werden kann, keine Notwendigkeit, den Winkel zwischen dem PN-Übergang und der Seitenobertiache zu verringern, wahrend es bei der Mesaanordnung nötig ist. den Winkel zu verringern, um eine höhere Durchbruchspannung zu erzielen. So kann hier die Durchbruchspannung gesteigert werden, ohne die Abmessungen der Anordnung zu vergrößern. Wie jedoch bereits oben erwähnt wurde, läßt sich das zur Massenfabrikation geeignete Herstellungsverfahren, bei dem zunächst PN-Übergänge, Passivierfilme und Elektroden in bzw. auf einer großflächigen Halbleiterplatte gebildet werden und man danach die Platte in eine Mehrzahl von Plättchen unterteilt, bei Schrägseiten-Anordnungen nicht ohne weiteres anwenden.
Es wurde nun ein Verfahren der eingangs genannten Art bekannt (DE-OS 19 54 265, US-PS 34 32 919), bei dem eine Glas-, Keramik- oder Silikongummiplatte an der einen Hauptoberfläche der großflächigen HaIbleiterplatte ggf. mittels einer Bindeschicht angebracht wird, bevor man das Einschneiden der Halbieiterplatte zur Unterteilung in die kleinflächigen Halbleiterplättchen, die Bildung der Passivierfilme und das Ablösen der Halbleiterplättchen von der Unterlageplatte vornimmt.
.so Da hierbei die gesamte eine Hauptoberfläche der Halbleiterplatte mit der Trägerplatte verbunden wird, ist es jedoch sehr schwierig, die unterteilten Halbleiterplättchen nachher von der Trägerplatte abzu'ösen; denn üblicherweise entfernt man dabei die Bindeschicht
S1; zwischen den Halbleiterplättchen und der Unterlage durch Ätzen tder Ablösen, und das Ätzmittel bzw. Lösungsmittel kann nur schwer eindringen, da die Trägerplatte voll an der Halbleiterplatte angebracht wurde. Außerdem ist, da die Bindeschicht auf der
(.0 Oberfläche der Halbleiterplatte auch dort aufgetragen wird, wo die Elektroden vorgesehen sind, das Elektrodenmaterial u. U. der Korrosion durch das Bindeschichtmaterial ausgesetzt. Schließlich kann, falls an den Halbleiterplättchen Lötelektroden benötigt werden, das
'Ii Lötmaterial erst nach Ablösen der Halbleiterplättchen von der Unterlage aufgebracht werden.
Wenn ein anorganisches Material wie Glas als Passivierfilm verwendet wird (»IBM Technical Disclo-
sure Bulletin«, Band 3, Nr. 12 [Mai 1961], Seiten 26/27), sind die vorstehend genannten Nachteile erheblich, da die Passivierfilmbildungstemperatur dann relativ hoch ist.
Der Erfindung liegt die Aufgabe zugrunde, ein ^ Verfahren der eingangs genannten Art zur Herstellung von Schrägseiten-Halbleiteranordnungen mit hoher Durchbruchspannung derart auszugestalten, daß das Ablösen der Halbleiterplättehen von der Unterlage erleichtert ist, die der Unterlage zugewandten Elektroden der Halbleiterplättchen keiner Korrosion durch ein Unterlagebindemittel ausgesetzt werden und Elektrodenlötwerkstoff für solche Elektroden schon vor dem Ablösen der Halbleiterplättchen von der Unterlage aufgebracht werden kann. is
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine gitterförmige Unterlage verwendet wird.
Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Der Ersatz, der bekannten plattenförmigen Unterlage ,durch die gitterförmige Unterlage erleichtert das Ablösen der Halbleiterplättchen, da das Ätzmittel die nur gitterförmig vorhandene Unterlage-Bindeschicht leichter erreicht. Da die Elektroden zwischen den Gittermaschen angeordnet werden können, ist eine zs Berührung mit der Bindeschicht vermeidbar, so daß keine Korrosionsgefahr besteht. Auch Elektrodenlötmaterial kann bereits vor Aufbringen der Unterlage an Stellen der Halbleiterplättchen vorgesehen werden, die beim Anbringen der Unterlage von den Giltermaschen nicht berührt werden.
Eine gitterförmige Unterlage war bisher lediglich für andere Zwecke bekannt (US-PS 36 81 139). nämlich zum Einlegen in Kanäle einer auf eine Platte geklebten Matrix von mit Zuleitungen versehenen Halbleiterbauelementen, womit die Gitterunterlage gemeinsam auf eine Spannvorrichtung mit am einen Ende vorgesehenen Löchern gebracht wird, durch die man Lösungsmittel eintreten läßt, um das die Matrix mit der Platte verbindende Klebmittel aufzulösen, wonach die Gitter-Matrix-Einheit auf eine zweite Spannvorrichtung gebracht wird, um das Gitter zu entfernen und die Matrix der mit Zuleitungen versehenen Halbleiterbauelemente zu expandieren, wodurch das Abtrennen der einzelnen Halbleiterbauelemente von der Matrix erleichtert wird.
Die Erfindung wird anhand der in der Zeichnung veranschaulichten Ausführungsbeispiele näher erläutert; darin zeigt
Fig. 1 ein Schema der einzelnen Verfahrensschritte zum Herstellen von Schrägseiten-Halbleiteranordnungen gemäß dem Verfahren nach der Erfindung;
Fig. 2a —2i eine konkrete Veranschaulichung der einzelnen Verfahrensschritte zum Herstellen eines Transistors und
F i g. 3a 3c Aufsichten von bei dem erfindungsgemäßen Verfahren verwendbaren Unterlagen.
Das Wesentliche des erfindungsgemäßen Verfahrens zum Herstellen einer Schrägseiten-Halbleiteranordnung liegt in der im folgenden angegebenen Arbeitswei- se: Es wird eine gitterförmige Unterlage an einer Oberfläche einer großflächigen Halbleiterplatte mit vorgeformten PN-Übergängen angebracht; die gegenüberliegende Oberfläche der Halbleiterplatte wird eingeschnitten bzw. es wird Material so daraus entfernt daß eine Mehrzahl von Halbleiterplättchen übrigbleibt, die von der Unterlage weiterhin getragen werden; dann wird ein Passivierfilm auf wenigstens der Oberfläche jedes Halbleiterplättchens gebildet, die durch das Unterteilen entstanden ist; und anschließend werden die einzelnen Halbleiterplättchen von der Unterlage gelöst. Diese Arbeitsweise wird nun anhand der Fig. 1 erläutert:
Das Verfahren umfaßt sechs Hauptschritie, nämlich einen Schritt der Bildung von PN-Übergängen in einer großflächigen Halblciterplattc, einen Schritt des Anbringens einer gilterförmigcn Unterlage an der Halbleiterplatte, einen Schritt des Einschncidjns der Halbleilcrplatte zur Bildung einer Mehrzahl von Halbleiterplältchen, die von der Unterlage sicher festgehalten sind, einen Schritt der Bildung eines Passivierfilms auf der Oberfläche jedes Halbleiterplättchens, die durch den Einschnittvorgang entstanden ist. einen Schritt der Anbringung von Elektroden an jedem Halbleitcrplättchen und einen Schritt des Ablöscns der einzelnen Halbleiterplältchen von der Unterlage. Beim Verfahrensschritt der Bildung der PN-Übergänge, d. h. dem ersten Verfahrensschritt, werden PN-Übergängc in erwünschter Anzahl auf bekannte Weise in einer großflächigen Halbleiterplattc erzeugt, die aus einem Halbleitereinkristall herausgeschnitten ist. Der Verfahrensschritt des Anbringens der gitterförmigen Unterlage folgt allgemein auf den ersten Schritt der Bildung der PN-Übergänge. Die Unterlage dient zum sicheren Halten einer Mehrzahl von aus der Halblcitcrplatte im folgenden Schritt des Einschneidens gebildeten Halbleiterplättchen in einem konstanten Abstand. Die Unterlage muß aus einem Werkstoff bestehen, der bei den Vorgängen nach dem Schritt des Anbringens der Unterlage chemisch und physikalisch nicht beschädig: wird. Beispiele hierfür sind solche Stoffe, die einen nahezu dem der Halbleiterplatte gleichen Wärmeausdehnungskoeffizienten aufweisen und bei den Temperaturen und der Atmosphäre der Bildung des Passivierfilms nicht angegriffen werden, z. B. Silizium, Quarz, Glas. Molybdän, Wolfram, Chrom, Eisen-Nickel-Legierung, Eisen-Nickel-Kobalt-Legierung, Glas-Silizium-Glas. Molybdän-Silizium-Molybdän, Wolfram-Silizium-Wolfram. Die Unterlage wird mit der Halbleiterplatte durch ein Bindemittel mit einem höheren Schmelzpunkt als den Temperaturen verbunden, bei denen ein solcher Passivierfilm, etwa aus einem Glasüberzug gebildet wird. Der Aufbau der Unterlage wird im einzelnen später beschrieben. Der Schritt des Einschneidens der Halbleiterplatte, der auf den Schritt des Anbringens der Unterlage folgt, dient der Unterteilung der großflächigen Halbleiterplatte in eine Mehrzahl von Halbleiterplättchen. Bei diesem Schritt ist es vor allem erforderlich, das Einschneiden in der Weise vorzunehmen, daß der Kantenbereich wenigstens eines PN-Überganges in der Einschnittoberfläche jedes Halb leiterplättchen mündet und daß die einzelnen Halb leiterplättchen sicher von der Unterlage festgehaiter werden. Der Einschnittvorgang erfolgt z. B. durcr Ätzen, Sandblasen, Schneiden in Würfeln (»dicing«) usw Der Schritt des Bildens eines Schutz- oder Passivier films, der dem Unterteilungsschritt folgt, ist bei den erfindungsgemäßen Verfahren auch sehr wichtig Anorganische Oxyde, wie z. B. Siliziumoxyd (S1O2) Siliziumnitrid, Tantaloxyd oder Glas sind bevorzugt! Materialien für den Passivierfilm, und die Bildung de; Films erfolgt durch Aufsprühen, chemische Dampfab scheidung. Sedimentation (im Fall von Glas) unc Elektrophorese (im Fall von Glas). Wenn ein Silizium oxydfilm (S1O2) als schützendes Passivierfilm gebilde wird, ist es nur erforderlich, die Halbleiterplättchei
selbst zu oxydieren. Der Passivierfilm kann auch eine zusammengesetzte Struktur, wie z. B. eine Doppelschichtstruktur aufweisen, die aus einer ersten Schicht aus Siliziumoxyd und einer /weiten Schicht aus Tantaloxyd besteht. Der Passivierfilm wird ausgebildet, um die in den .Seitenoberflächen der Halbleiterplättchen mündenden PN-Übcrgängc zu schützen, so daß er die Bereiche der Halbleiterplättchen abzudecken hat, in denen Raumladungsschichtcn gebildet werden, wenn die PN-Übergänge umgekehrt vorgespannt werden. Dieser Schritt umfaßt im Fall des Glasschutzfilms sowie bei der Bildung des anorganischen Oxydfilms nach dem obengenannten Verfahren eine Wärmebehandlung. Falls eine Halbleiteranordnung mit hoher Durchbruchsspannung unter abschließendem Einformen des HaIbleiterplättchens in Kunstharz hergestellt wird, ist ein Schutzfilm aus Glas zu bevorzugen. Ein solcher Glasfilm läßt sich durch Sedimentation oder Elektrophorese herstellen, doch ist die selektive Bildung des Schutzfilms unter Verwendung einer Isoliermaske möglich, so daß das Elcktrophorcseverfahrcn am vorteilhaftesten ist. Der Schritt des Ablösens der Halbleiterplättchen von der Unterlage ist der letzte des erfindungsgemäßen Verfahrens. Das bedeutet, daß weitere Schritte je nach den Anwendungszwecken des beanspruchten Verfahrens unabhängig davon noch folgen können. Beispiele für solche nachfolgenden Verfahrensschritte sind das Einformen in Kunstharz, das Abdichten in einem Behälter usw. Es ist selbstverständlich möglich, daß auch praktisch kein weiterer Schritt nach dem Schritt des Ablösens der Halbleiterplältchen von der Unterlage mehr folgt. Zum Ablösen der Halbleiterplättchen von der Unterlage taucht man die Einheit der Halbleiterplältchcn und der Unterlage vorzugsweise in eine Lösung ein. die das Bindemittel auflöst, das zur Befestigung der Halbleiterplättchen an der Unterlage verwendet wurde. Wenn eine Gefahr besteht, daß die gebildeten Elektroden und/oder der Passivierfilm durch die Lösung korrodiert werden, muß man vorher einen Überzug aus einem Schutzfilm darauf anbringen.
Der Schritt der Ausbildung von Elektroden auf den Halbleiterplättchen kann grundsätzlich beliebig zwischen dem Schritt der Bildung der PN-Übergänge und dem Schritt des Ablösens der Halbleiterplättchen von der Unterlage eingefügt werden. Wenn jedoch der Bereich des Halbleiterplättchens, auf dem Elektroden angebracht werden sollen, durch die Unterlage abgedeckt wird, müssen die Elektroden vor dem Schritt des Anbringens der Unterlage vorgesehen werden. Es ist festzustellen, daß, wenn der Schritt der Ausbildung der Elektroden dem der Bildung des Passivierfilms vorausgeht, ein Material für die Elektroden gewählt werden muß, das bei den Temperaturen und der Atmosphäre, die beim Schritt der Bildung des Passivierfilms angewendet werden, nicht angegriffen wird. Zum Beispiel wendet man, falls ein Siliziumoxydfilm (S1O2) durch thermische Oxydation oder ein Glasfilm durch Einbrennen gebildet wird, hohe Temperaturen von 600 bis 1000° C und eine oxydierende Atmosphäre an, so daß sich übliche Eiektrodenmaterialien, wie z. B. Gold und Aluminium, nicht verwenden lassen, sondern die Elektroden aus hitze- und oxydationsbeständigem Metall hergestellt werden müssen. Als geeignetes Elektrodenmaterial wird hierzu eine Verbundelektrode vorgeschlagen, die aus einer ersten Schicht aus Kobalt oder Nickel und einer zweiten Schicht aus Silber oder Platin besteht. Die derart zusammengesetzten Elektro den weisen folgende Vorzüge auf: Die erste Schicht ergibt einen guten Kontakt mit dem Halbleitermaterial und legiert sich mil diesem auch bei hohen Temperaturen kaum. Die zweite Schicht wird nie oxydiert, auch wenn sie in oxydierender Atmosphäre erhitzt wird, und außerdem hat die zweite Schicht einen guten Kontakt mit der ersten Schicht und legiert sich mit dem Material der ersten Schicht kaum. Daher ergibt die Kombination der beiden Schichten eine ausgezeichnete hitze- und oxydationsbeständige Elektrode.
Nach dem vorstehend beschriebenen Verfahren läßt sich eine Schrägseitenhalbleiteranordnung, deren Seitenflächen freiliegende PN-Übcrgangskanten aufweisen, nach einem zur Massenproduktion geeigneten Verfahren herstellen, bei dem zunächst PN-Übergänge, Passivicrfilme und Elektroden in bzw. an einer großflächigen Halblciterplatte gebildet werden und die Platte erst danach in eine Mehrzahl von Halbleiterplättchen unterteilt wird. Dieses Verfahren hat mithin folgende Vorteile: Zunächst kann man, wie gesagt, ein Verfahren anwenden, das sich zur Massenproduktion eignet, womit auch die Reproduzierbarkeil verbessert wird und die Fertigungsschritte vereinfacht werden. Eine Schrägseiten-Halbleiteranordnung läßt sich damit außerdem in einem kleinflächigen Halbleiterplättchen ausbilden, so daß die erhaltene Anordnung eine höhere Durchbruchsspannung als eine Planar- oder Mesaanordnung mit gleichen Abmessungen aufweisen kann. Bei der herkömmlichen Art von Schrägseitenhalbleiteranordnungen wurde ein Passivierfilm kaum auf dem Halbleiterplättchen gebildet, und wenn dies doch geschah, führte man diese Behandlung üblicherweise erst nach der Montage des Halbleiterplättchens auf bzw. in seinem endgültigen Träger oder Behälter durch, so daß das Halbleiterplättchen vor der Montage gereinigt werden mußte. Nach dem erfindungsgemäßen Verfahren ist dagegen der Schritt der Bildung des Passivierfilms bereits im Fabrikationsverfahren vorder Unterteilung der Platte in einzelne Halbleiterplättchen eingeschlossen. Es wird damit verhindert, daß das einzelne Halbleiterplättchen vor der Montage verunreinigt wird, und der Reinigungsschritt wird überflüssig.
Die Erfindung soll nun anhand eines konkreten Ausführungsbeispiels im einzelnen erläutert werden. Die Fig. 2a —2i veranschaulichen das Verfahren der Herstellung von Schrägseiten-Transistoren als Ausführungsbeispiel der Erfindung. Beim ersten Schritt des Verfahrens wird eine großflächige Halbleiterplatte 1 hergestellt, in der die gewünschten PN-Übergänge J\ und /2 nach einem bekannten Verfahren, wie z. B.
ν Diffusion oder epitaktisches Aufwachsen erzeugt sind, wie in F i g. 2a angedeutet ist. Auf der einen Hauptoberfläche 11 der Halbleiterplatte 1 wird ein Oxydfilm 2 gebildet, während Oxydfilme 3 und 4 auf den Teilen der anderen Hauptoberfläche 12, wo die PN-Übergänge freiliegen, bzw. den Teilen der Oberfläche 12, wo die Platte 1 durch Einschneiden zu unterteilen ist, ausgebildet werden, wobei außerdem eine Elektrode 5 auf dem restlichen Teil der Oberfläche 12 vorgesehen wird, wie Fig.2b zeigt. Die Elektrode 5 besteht aus hitze- und oxydationsbeständigem Metall. Gemäß Fig.2b wird auch ein unlöslicher Überzug 6 aus Siliziumnitrid oder Tantaloxyd zwischen dem Oxydfilm 4 und der Elektrode 5 vorgesehen. Bei diesem Aufbau ist der unlösliche Film 6 unerläßlich, wenn man das Ätzen
1-- zum Unterteilen anwendet, und die Elektrode 5 auf dem unlöslichen Film 6 ist erforderlich, wenn ein Passivierfilm durch Elektrophorese gebildet wird, wie an sich in der US-PS 32 80 019 beschrieben ist. Daher ist ein
solcher unlöslicher Film 6 an dieser Stelle nicht erforderlich, wenn man weder ätzt noch Elektrophorese anwendet. Anschließend wird eine gitterförmige Unterlage 7 an der Oberfläche 12 der Halbleiterplatte 1 mittels einer Bindemitielschicht 8, wie /.. B. Glas befestigt, wie in I" i g. 2c veranschaulicht ist. Vorzugsweise paßt die gitterförmige Unterlage 7 zu der Halbleiterplatte 1 in der Weise, daß das Gitternetz der Unterlage 7 genau auf den Teilen der Elektrode 5 auf dem unlöslichen Film 6 liegt. Anschließend wird der Oxydfilm 2 selektiv entfernt, wie in F i g. 2d veranschaulicht ist. Man sieht eine Maske 9, die eine Beständigkeit gegen Korrosion durch ein Ätzmittel zum Unterteilen der Halbleiterplatte 1 aufweist, auf dem Oxydfilm 2 je nach dem jeweiligen Zweck vor. Bei Verwendung des Oxydfilms 2 und der Maske 9 als Ätzmaske wird die Halbleiterplatie 1 anschließend geätzt und dadurch in eine Mehrzahl von Halbleiterplättchen 10 unterteilt, wie F i g. 2e zeigt. Als Ergebnis dieser Ätzbehandlung liegt der PN-Übergang /2 nun an der durch das Ätzen entstandenen Seitenoberfläche des Halbleiterplättchens 10 frei. Die so unterteilten Halbleiterplättchen werden von der Unterlage 7 festgehalten, so daß ihre gegenseitige Lage und ebene Ausrichtung wie vor der Ätzbehandlung erhalten bleiben. Der unlösliche Film 6 dient dazu zu verhindern, daß der Älzvorgang die Bindemittelschicht 8 und die Unterlage 7 erreicht. Gewöhnlich ist die Ätzgeschwindigkeit nicht über die ganze Oberfläche der Halbleiterplatte 1 gleichmäßig, so daß die Ätzdauer gemäß einer Zeitdauer festgelegt wird, die zum Ätzen des am langsamsten abgetragenen Teils der Platte 1 erforderlich ist.
Daher kann der unlösliche Film 6 seine Rolle in dem Fall spielen, in dem ein gewisser Bereich zu schnell weggeätzt ist. Die .Seitenoberflächen 101 der Halbleiterplättchen 10, die durch das Atzen gebildet sind, werden durch Elektrophorese mit einem Glasfilm 21 überzogen, wie in Fig. 2f veranschaulicht ist. Das Material für den Glasfilm 21 ist vorzugsweise Zinkborsilikatglas.
Die Halbleiterplättchen 10 sind elektrisch untereinander durch die Elektroden 5 verbunden, so daß keine besonderen Verbindungsmittel für die Plättchen 10 untereinander benötigt wenden. Dementsprechend läßt sich der Glasfilrn nach einem Elektrophoreseverfahren herstellen. Der Glasfilm 21 wird nachher durch eine Einbrennbehandlung verglast. Nach Fen ^. ellung de^ Glasfilms 21 wird der Oxydfilm 2 mit Ausnahme seines Randbereichs entfernt, und dann wird die freiliegende Oberfläche 11 jedes Halbleiterplättchens 10 mit einer Elektrode 22 versehen, wie F i g. 2g zeigt. Das so behandelte Halbleiterplättchen wird dann in ein Lötbad eingetaucht, um auf den. Elektroden 5 und 22 Lötschichten 23 anzubringen, wie in Fig. 2h veranschaulicht ist. Schließlich werden die immer noch von der Unterlage 7 gehaltenen Halbleiterplättchen 10 nach Aufbringen eines Säureschutzwachses, z. B. Apiezonwachses, auf den Glasfilm 21 in eine Säurelösung eingetaucht, um die Bindemittelschicht 8 aufzulösen und die Halbleiterplättchen 10 von der Unterlage 7 zu trennen, und der Oxydfilm 4, der unlösliche Film 6 und die Elektrode 5 werden an den Rändern jedes Halbleiterplättchens 10 mechanisch durchgetrcnnt, um die einzelnen Transistoren fertigzustellen, deren einer in F i g. 2i gezeigt ist. Anschließend kann das dichte Einbringen des Transistors in einen Behälter oder das Einformen in Kunstharz vorgenommen werden.
Die Unterlage 7. die nach der Beschreibung im Zusammenhang mit F i g. 2c bis 2i gitterförmig ist, hat gegenüber einer plattenförmigen Unterlage den Vorteil, das Auflösen der Bindemittelschicht 8 zum Abtrennen der Halbleiterplättchen 10 von der Unterlage 7 und auch die Bildung der Lötschicht 23 auf den Elektroden 5 zu erleichtern. Die F i g. 3a bis 3c zeigen Ausführungsbeispiele der gitterförmigen Unterlage 7. Die Ausführungsart nach Fig. 3a zeigt eine gleiche Gitterteilung wie die Gitterlinien der Halbleiterplatte (gestrichelte Linien in den Fig. 3a-3c), längs deren die Platte zur Erzeugung einer Mehrzahl von Halbleiterplättchen eingeschnitten wird. Diese Ausführungsart ist zweckmäßig bei einer verhältnismäßig großflächigen Halbleiterplatte anwendbar. Andererseits sind die in den Fig. 3b und 3c dargestellten Ausführungsarten mit einem gröberen Gitternetz als dem Einschneidliniennetz bei einer verhältnismäßig geringflächigen Halbleiterplattc anwendbar.
Zum Schluß sollen noch Vorteile der erfindungsgemäß herstellbaren Halbleiteranordnung zahlenmäßig erläutert werden. Eine Halbleiteranordnung nach den F i g. 2a bis 2i mit dem Aufbau eines Schrägseiten-NPN-Transistors, einer quadratischen Abmessung von 4.8 mm-4,8 mm und einem Glasfilm von 20 — 40 μπι auf den Seitenoberflächen wurde aus einer Halbleiterplatie mit einem Widerstand von 60-80 Ohm · cm und einer Dicke von 180 μιη nach dem erfindungsgemäßen Verfahren hergestellt. Diese Anordnung wurde dann einem löstündigen Druckkochversuch bei einer Temperatur von 120° C und einem Dampfdruck von 2 at unterworfen. Nach dem Versuch hatte die Anordnung eine Durchbruchsspannung über 1500V. Nach dem erfindungsgemäßen Verfahren läßt sich also eine Halbleiteranordnung, die eine weil höh-re Durchbruchsspannung als eine Planar- oder Mesa-Halbleiteranordnung aufweist, herstellen. Um eine so hohe Durchbruchsspannung mit einer Planarhalbleiteranordnung zu erreichen, ist es nötig, fünf übereinander angeordnete Schutzringe anzubringen, um den freiliegenden PN-Übergang abzudecken. Daher muß man, um mit der Planaranordnung die gleiche Stromkapazität zu erzielen, wie sie nach dem erfindungsgemäßen Verfahrensbeispiel erhalten wird, ein Halbleiterplättchen mit quadratischen Abmessungen von mehr als 6,0mm-6,0mm einsetzen. Wie die Beschreibung zeigt, kann man also bei dem erfindungsgemäßen Verfahren zur Herstellung einer gleichwertigen Halbleiteranordnung ein im Vergleich mit der Planar- oder Mesaanordnung viel kleineres Halbleiterplättchen verwenden.
Hierzu 4 Blatt Zeichnungen

Claims (12)

Patentansprüche:
1. Verfahren zur Massenproduktion von Halbleiteranordnungen mit hoher Durchbruchspannung, das einen ersten Verfahrensschritt der Bildung gewünschter PN-Übergänge in einer großflächigen Halbleiterplatte, einen zweiten Verfahrensschritt des Anbringens einer Unterlage an der einen Hauptoberfläche der Halbleiterplatte, einen dritten Verfahrensschritt des selektiven Einschneidens der Halbleiterplatte von der anderen Hauptoberfläche zur erstgenannten Hauptoberfläche zwecks Bildung einer Mehrzahl von kleinflächigen Halbleiterplältchen, deren jedes wenigstens einen an der durch das Einschneiden gebildeten Oberfläche freiliegenden PN-Übergang aufweist, einen vierten Verfahrensschritt der Bildung eines Passivierfilms auf der durch das Einschneiden gebildeten Oberfläche jedes Halbleiterplättchens, einen fünften Verfahrensschritt des Ablösens der Halbleiterplättchen von der Unterlage und einen sechsten Verfahrensschritt der Bildung von Elektroden auf den Hauptoberflächen der Halbleiterplättchen zwischen dem ersten und dem fünften Verfahrensschritt umfaßt, dadurch gekennzeichnet, daß eine gitterförmige Unterlage (7) verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Unterlage (7) aus einem Material besteht, das nahezu den gleichen Wärmeausdehnungskoeffizienten wie die Halbleiterplatte (1) aufweist und bei Temperaturen beständig ist, denen die Unterlage während des Verfahrens ausgesetzt wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Unterlage (7) aus wenigstens einem der Stoffe Silizium, Quarz, Glas, Molybdän, Wolfram, Chrom, Eisen-Nickel-Legierung und Eisen-Nikkel-Kobalt-L.egierung besteht.
4. Verfahren nach einem der Ansprüche 1 bis 3. dadurch gekennzeichnet, daß die Unterlage (7) mit der Halbieiterplatte (1) mit Hilfe eines Bindemittels (8) verbunden wird, das bei den im weiteren Verfahren erreichten Temperaturen beständig ist.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß als Bindemitiel (8) Glas verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf der erstgenannten Hauptoberfläche (12) der Halbleiterplatte (1) vor dem Anbringen der Unterlage (7) eine Elektrode (5) zur gegenseitigen elektrischen Verbindung der Mehrzahl von Halbleiterplättchen (10) gebildet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Passivierfilm (21) auf der durch das Einschneiden gebildeten Oberfläche (101) jedes Halbleiterplättchens (10) ein Glasfilm gebildet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Glasfilm (21) unter Anwendung der Elektrophorese gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das selektive Einschneiden der Halbleiterplatte (1) zwecks Bildung der Mehrzahl von kleinflächigen Halbleiterplältchen (10) mittels Ätzens durchgeführt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß vor dem Ätzen ein ätzbeständiger Film (6) auf den Teilen der erstgenannten HauDtoberfläche (12) der Halbleiterplatte (1) angebracht wird, die zwischen den Halbleiterplättchen (10) und auf den Umfangsbereichen derselben liegen.
!1. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Elektroden (z. B. 5) vor der Bildung des Passivierfilms (21) gebildet werden und aus hitze- und oxydationsbeständigem Metall bestehen.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß jede der Elektroden (5) aus einer ersten Schicht aus Kobalt oder Nickel im Kontakt mit der Halbleiterplatte (1) und einer zweiten Schicht aus Silber oder Platin im Kontakt mit der ersten Schicht besteht.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969813A (en) * 1975-08-15 1976-07-20 Bell Telephone Laboratories, Incorporated Method and apparatus for removal of semiconductor chips from hybrid circuits
FR2469000A1 (fr) * 1979-10-30 1981-05-08 Silicium Semiconducteur Ssc Structure de thyristor tres haute tension glassive et son procede de fabrication
US4571093A (en) * 1983-11-04 1986-02-18 Burroughs Corporation Method of testing plastic-packaged semiconductor devices
GB2174539B (en) * 1985-04-30 1988-12-29 Marconi Electronic Devices Semiconductor devices
DE3524301A1 (de) * 1985-07-06 1987-01-15 Semikron Gleichrichterbau Verfahren zum herstellen von halbleiterelementen
US4904610A (en) * 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US5000811A (en) * 1989-11-22 1991-03-19 Xerox Corporation Precision buttable subunits via dicing
US5213590A (en) * 1989-12-20 1993-05-25 Neff Charles E Article and a method for producing an article having a high friction surface
US5236871A (en) * 1992-04-29 1993-08-17 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method for producing a hybridization of detector array and integrated circuit for readout
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
EP1478684A1 (de) * 2002-02-13 2004-11-24 Koninklijke Philips Electronics N.V. Methode zur herstellung einer polymerfolie
US8092734B2 (en) * 2004-05-13 2012-01-10 Aptina Imaging Corporation Covers for microelectronic imagers and methods for wafer-level packaging of microelectronics imagers
US7968379B2 (en) * 2006-03-09 2011-06-28 SemiLEDs Optoelectronics Co., Ltd. Method of separating semiconductor dies
US7452739B2 (en) * 2006-03-09 2008-11-18 Semi-Photonics Co., Ltd. Method of separating semiconductor dies
CN111999632B (zh) * 2019-05-27 2023-02-03 合肥晶合集成电路股份有限公司 Pn结样品的获取方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3416224A (en) * 1966-03-08 1968-12-17 Ibm Integrated semiconductor devices and fabrication methods therefor
US3432919A (en) * 1966-10-31 1969-03-18 Raytheon Co Method of making semiconductor diodes
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3681139A (en) * 1969-10-16 1972-08-01 Western Electric Co Method for handling and maintaining the orientation of a matrix of miniature electrical devices
US3608186A (en) * 1969-10-30 1971-09-28 Jearld L Hutson Semiconductor device manufacture with junction passivation
US3771219A (en) * 1970-02-05 1973-11-13 Sharp Kk Method for manufacturing semiconductor device
US3768150A (en) * 1970-02-13 1973-10-30 B Sloan Integrated circuit process utilizing orientation dependent silicon etch
US3720997A (en) * 1971-01-11 1973-03-20 Motorola Inc Eutectic plating and breaking silicon wafers

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Publication number Publication date
DE2340142B2 (de) 1977-07-28
JPS5218069B2 (de) 1977-05-19
GB1400313A (en) 1975-07-16
US3913217A (en) 1975-10-21
JPS4937577A (de) 1974-04-08
NL161619C (nl) 1980-02-15
DE2340142A1 (de) 1974-03-07
NL7310947A (de) 1974-02-12
NL161619B (nl) 1979-09-17

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