DE2336020B2 - Adressen-berechnungsschaltung fuer paritaetsfehler-korrekturprogramme - Google Patents

Description

Die Erfindung betrifft eine Schaltung zur Berechnung der absoluten Anfangsadresse eines von mehreren Paritätsfehler-Korrekturprogrammen, die je in einem gesondert anzurufenden Speicherabschnitt des Hauptspeichers einer Rechenanlage untergebracht sind, unter Ausschluß desjenigen Paritätsfehler-Korrekturprogrammes, das in einem Speicherabschnitt untergebracht ist, an dem beim Abruf einer seiner Adressen ein Paritätsfehler wahrnehmbar ist.

In den modernen daten verarbeitenden Systemen wird die Parität von Wörtern, die im Hauptspeicher untergebracht sind, einschließlich der der Lese- und 6s Schreibdaten und der Adressen- und Schreibstetierungen überprüft. Wenn ein Paritätsfehler festgestellt wird, rufen entsprechende Steuereinrichtungen ein Programm zur Korrektur des Paritätsfehlers ab, da< ebenfalls im Hauptspeicher gespeichert ist. Infoige dei Wahrnehmung eines Paritätsfehlers wird üblicherweise ein Unterbrechungssignal erzeugt, das das ausführende Programm veranlaßt, auf ein erstes Paritäts-Korrektur register (PRR-Register) zurückzugreifen, das die An fangsadresse eines Paritäts-Korrektmrprogramms ent hält, das im Hauptspeicher der Rechenanlage aufbe wahrt ist.

Es kann jedoch ein Problem auftauchen, wenn da: Paritäts-Korrekturprogramm in demselben Speicherab schnitt gespeichert ist, in dem auch der Paritätsfehlei auftrat. In diesem Fall enthält das ausführende Programm einen Befehl, der sich auf ein andere; Paritäts-Korrekturregister (PRR-Register A) bezieht das die Adresse eines anderen Korrekturprogramm! aufbewahrt, das in einem unterschiedlichen Speicherab schnitt gespeichert ist. In vielen bekannten Systemer wird der sich auf das andere PRR-Register A beziehende Befehl demselben Speicherabschnitt ent nommen, der das erste Programm zur Korrektur de; Paritäisfehlers enthält. Unter gewissen Bedingunger wie in Gegenwart eines Paritätsfehlers kann jedoch dieser Speicherabschnitt außer Betrieb gesetzt werden Dann ist das ausführende Programm außerstande, der Befehl zu erzeugen, der zum Zugriff auf das andere Paritäts-Korrekturregister A benötigt wird, so daß da; andere Paritäts-Korrekturprogramm nicht zur Anwen dung kommt.

Aufgabe der Erfindung ist es, das datenverarbeitende System so auszubilden, daß es das andere Paritäts-Kor rekturprogramm ausnutzt, selbst wenn der Speicherabschnitt, der das primäre Paritätsfehl er-Korrekturpro gramm enthält, vom System abgetrennt ist.

Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst. Eine Weiterbildung isi im Unteranspruch gekennzeichnet

Gemäß der Erfindung erfolgt ein Vergleich der Λ höchstwertigen Bits der Adresse des primären Paritäts fehler-Korrekturprogramms, das im PRR-Registei enthalten ist, mit den N höchstwertigen Bits dei Speicheradresse, auf die gerade zugegriffen wird. Diese beiden Gruppen der N höchstwertigen Bits schreiber sowohl den Speicherabschnitt, der das Paritätsfehler Korrekturprogramm enthält, als auch den Speicherab schnitt vor, der die Speicheradresse aufweist, die der gefundenen Paritätsfehler enthält

Eine logische Steuerschaltung spricht auf die fehlende Koinzidenz zwischen den beiden Gruppen der Λ höchstwertigen Bits an, um das Paritätsfehler-Korrekturprogramm einzuleiten, das durch die Adresse irr PRR-Register definiert ist. Es befindet sich jedoch ir einem Speicherabschnitt, der sich von dem unterscheidet, der die Speicheradresse enthält, auf die zugegriffer wird. Dagegen ergibt sich bei einer Koinzidenz zwischen den beiden zuvor genannten Gruppen vor Bits, daß sich die Speicheradresse, auf die zugegriffer wird, im selben Speicherabschnitt wie das Paritätsfehler-Korrekturprogramm befindet, dessen Adresse im PRR-Register enthalten ist. Dementsprechend sprichi die logische Steuerung auf die Koinzidenz an, damit eine Beziehung zum anderen PRR-Register A zustandekommt und das andere Paritätsfehler-Korrekturprogramm (anstelle des primären Korrekturprogramms] eingeschaltet wird.

Selbst wenn der Speicherabschnitt, der das primäre Paritätsfehler-Korrekturprogramm enthält, das von dei Adresse im PRR-Register bezeichnet wird, aus dem

System herausgenommen wird, wird nichtsdestoweniger das andere Paritätsfehler-Korrekturprogramm in Gang gesetzt, da der Vergleich des N höchstwertigen Bits des PRR-Registers und der N höchstwertigen Bits der Speicheradresse, auf die zugegriffen wird, völlig unabhängig davon sind, ob der .Speicherabschnitt, der das primäre Korrekturprogramm enthält, sich innerhalb oder außerhalb des Systems befindet.

Ein Ausführungsbeispiel der Erfindung ir«, in der Zeichnung dargestellt und wird im folgenden nähev

IO

erläutert Es stellt dar

F i g. 1 die Beziehung zwischen den Speicherabschnitten einer datenverarbeitenden Anlage und einer Befehl/Recheneinheit in Form allgemeiner Blöcke,

Fig. 2 ein Flußdiagramm für die Arbeitsweise der ,₅ logischen Schaltung,

F i g. 3 ein Blockschaltbild des Auslührungsbeispiels und

Fig. IA den Aufbau der Adressenwörter, die auf die Paritälsfehler-Korrekturprogramme hinweisen und in beiden Paritätsfehler-Korrekturregistern enthalten sind.

Gemäß F i g. 1 enthält ein Abschnitt einer datenverarbeitenden Anlage drei Speicherabschnitte 11 bis 13, die mit einer Befehls-ZRecheneinheit 10 über Leitungen 15 bis 17 verbunden sind, von denen Befehle, Operanden und Paritätsbits übertragen werden. Zu den Befehlen gehören die Lese- und Einschreibbefehle, die Adressierbefehle und verschiedene Steuerbefehle. Die Befehls-/ Recheneinheit 10 weist mehrere Register aus Flipflops einschließlich eines Speicherregisters (riicht gezeigt) auf, das seinerseits ein PRR-Register 18 und ein weiteres PRR-Register Λ19 enthält.

Unter der Lenkung des ausführenden Programms kann das primäre Paritätsfehler-Korrekturprogramm einem der drei Speicherabschnitte 11 bis 13 zugeordnet werden. Die Anfangsadresse dieses primären Programms wird im PRR-Register 18 innerhalb der Befehls-/Recheneinheit 10 untergebracht und kann auf die Unterbrechungsadresse bezogen sein, da sie bei der Erzeugung eines Unterbrechungssignals ins Spiel kommt, wenn ein Paritätsfehler aufgespürt wird. Für die weitere Erläuterung sei angenommen, daß das primäre Paritätsfehler-Korrekturprogramm selbst im Speicherabschnitt 11 untergebracht ist.

Ein weiteres Paritätsfehler-Korrek.turprogramm ist ebenfalls in einem der restlichen Speicherabschnitte 12 oder 13 gespeichert. Die Unterbrechungsadresse für das letztere ist dann in dem PRR-Register Ai9 aufbewahrt (Fig. IA), das auch in der Befehls/Recheneinheit 10 enthalten ist Das zugehörige Korrekturprogramm ist dabei in einem Speicherabschnitt gespeichert, der sich von demjenigen unterscheidet, in dem das primäre Korrekturprogramm aufbewahrt ist.

Die beiden PRR-Register 18 und Λ19 sind für Wörter aus 24 Bits aufgebaut. Die Bits 15 bis 23 der beiden Register weisen auf eine Adresse in einer Liste von Unterbrechungen hin, die neben anderen Unterbrechungen die des Paritätsspeicher-Korrekturprogrammes enthält

Die Bits 0 bis 7 des PRR-Registers 18 (Fig. IA) identifizieren in der Liste der Unterbrechungen in spezifischer Weise die Paritätsfehler-Unterbrechungsadresse, die tatsächlich der erste Befehl des primären Paritätsfehler-Korrekturprogramms ist In ähnlicher Weise definiert die Gruppe der Bits 0 bis 14 ir. dem anderen PRR-Register Λ19 (Fig. IA) in der Liste der Unterbrechungen eine spezielle Adresse, die das erste Wort des anderen Paritätsfehler-Korrekturprogramms

F i g. 2 ist ein allgemeines Flußdiagramm für die Arbeitsweise des Ausführungsbeispiels. Ein Block 50 zeigt die Wahrnehmung eines Speicherparit^tsfehlers an. Hiernach leitet das System die Anerkennung und die Bearbeitung des Paritätsfehler-Unterbrechungssignals ein (Block 51).

Als nächstes muß von einer logischen Schaltung (Block 52) bestimmt werden, ob sich die fehlerhafte Speicheradresse im selben Speicherabschnitt wie das primäre Paritätsfehler-Korrekturprogranim befindet Im negativen Fall gibt die Schaltung (Block 52) ein NEIN-Signal ab, das zu einer Schaltung (Block 53) läuft, von der der Betrieb zum PRR-Register 18 hin unterbrochen wird, das die Adresse des ersten Wortes des primären Paritätsfehler-Korrekturprogramms enthält Das ausführende Programm nimmt darauf die entsprechende Korrektur vor (Block 54), die vom Paritätsfehler-Korrekturprogramm des PRR-Registers 18 festgelegt ist.

Am Ende des Paritätsfehler-Korrekturprogramms (Block 55) nimmt das System eine noch notwendige Maßnahme vor, damit es zu dem Programm zurückkehren kann, das bei der Wahrnehmung des Paritätsfehlers (Block 50) unterbrochen wurde.

Wenn die fehlerhafte Speicheradresse im selben Speicherabschnitt wie die im PRR-Register enthaltene Adresse untergebracht ist (positiver Fall beim Block 52), springt der Fluß zu einem Block 56, gemäß dem die Rechenanlage zum anderen PRR-Register Λ19 hin unterbrochen wird, das die Adresse des ersten Befehls des weiteren Paritätsfehler-Korrekturprogramms enthält, das in einem anderen Speicherabschnitt als in demjenigen untergebracht ist, in dem sich die fehlerhafte Speicheradresse befindet

Das ausführende Programm nimmt dann in Abhängigkeit von dem anderen Paritätsfehler-Korrekturprogramm den passenden Korrekturvorgang vor. Am ι Schluß dieses Paritätsfehler-Korrekturprogramms kehrt die Rechenanlage zu ihrer normalen Arbeitsweise zurück (Block 57).

Von einer logischen Schaltung 24 wird ein Hauptspeicher 49 (F i g. 3) mit den Speicherabschnitten 11 bis 13 (Fig. 1) angerufen, damit ein Zugriff auf eine gegebene Speicheradresse in einem der Speicherabschnitte erfolgt Das Speicherwort, auf das im Hauptspeicher 49 zugegriffen wurde, wird über Leitungen 32 in ein Eingabewort-Register 48 zurückgeleitet. Außerdem werden die beiden Paritätsbits vom Hauptspeicher über Leitungen 31 in ein Eingabe-Paritäts-Register eingebracht. Ein Paritäis-Generator 27 überprüft das Eingabev/ort-Register 48 auf das aufgenommene Datenwort und erzeugt ein Paritätsbit, das einer Paritätsfehler-Prüfschakung 26 zugeführt wird, der außerdem die beiden Parifätsbits zugeleitet werden, die im Eingabe-Paritäts-Register 28 untergebracht sind. Die Paritätsfehler-Prüfschaltung 26 stellt fest, ob ein Paritätsfehler im Datenwort vorliegt, das aus dem Hauptspeicher 49 empfangen ist.

Innerhalb eines Blockes 30 findet eine zweite Art Paritätsprüfung statt Insbesondere prüft die dortige Schaltung die Paritätsfehler in den Lese- oder Einschreibdaten und die Paritätsfehler in den adressierenden oder anderen Steuerworten, die sämtlich dem Hauptspeicher 49 zugeleitet werden. Die Schaltung innerhalb des Blockes 30 wird üblicherweise als Teil der Speicherlogik angesehen.

Das Ausgangssignal der logischen Schaltung des Blockes 30 gelangt zur Paritätsfehler-Prüfschaltung 26, die feststellt, ob ein Paritätsfehler vorliegt. Falls ein solcher entweder in dem vom Hauptspeicher kommenden Datenwort oder in den Lese- oder Einschreibbefehlen vorhanden ist, nimmt die Paritätsfehler-Prüfschaltung 26 diesen Fehler wahr und gibt ein Signal an eine Unterbrechungs-Vorrangschaltung 23 ab. Diese liefert dann ein Signal über eine Leitung 44 an eine Zeitgeberund Folgeschaltung (nicht gezeigt), die die Paritätsprüfungs-Unterbrechungsroutine einleitet.

Wie bereits erwähnt, gibt das Ausgangssignal eines Komparators 21 an, ob die Adresse der primären Paritätsfehler-Routine, die im PRR-Register 18 enthalten ist, im selben Speicherabschnitt wie die Speicheradresse vorliegt, auf die zugegriffen wurde. Eine solche Übereinstimmung wird dadurch ermittelt, daß die N bedeutendsten Bits der im PRR-Register 18 untergebrachten Adresse mit den N bedeutendsten Bits des Speicherabschnittes verglichen werden, die das Speicherwort enthält. Das Ausgangssignal des Komparators 21 wird der Unterbrechungs-Vorrangschaltung 23 zugeleitet.

Wenn eine Übereinstimmung nicht vorhanden ist, überträgt die Unterbrechungs-Vorrangschaltung 23 den Inhalt des PRR-Registers 18 in das Unterbrechungs-Adressen-Register 22 und fügt außerdem die Anzeige-Adresse des PRR-Registers Ht zu dem in ihm enthaltenen Indexwert hinzu, wodurch die absolute Adresse des primären Paritätsfehler-Korrekturprogramms berechnet wird.

Falls demgegenüber eine Übereinstimmung zwischen den N bedeutendsten Bits im Komparator 21 vorliegt,

ίο überträgt die Unterbrechungs-Vorrangschaltung 23 den Inhalt des anderen PRR-Registent A\9 zum Unterbrechungs-Adressen-Register 22. Wie im Falle der Übertragung des Inhalts des PRR-Registers 18 wird der Anzeigeteil der Adresse im anderen PRR-Register Λ19 dem in ihm enthaltenen Indexwert hinzugefügt, um die absolute Adresse des anderen Paritätsfehler-Korrekturprogramms zu erhalten.

Die Adresse des Paritätsfehler-Korrekturprogramms, die im Unterbrechungs-Adressen-Register 22 aufbewahrt ist, wird unabhängig davon, ob sie zum primärer oder zweiten Korrekturprogramm gehört, durch die Schaltung 24 zum Abrufen der Speicheradressen in der Hauptspeicher 49 übertragen, um die Ausführung de: Paritätsfehler-Korrekturprogramms einzuleiten.

Hierzu 3 Blatt Zeichnungen

Claims (2)

/ i Patentansprüche:

1. Schaltung zur Berechnung der absoluten Anfangsadresse eines von mehreren Paritätsiehler-Korrekturprogrammen, die je in einem gesondert anzurufenden Speicherabschnitt des Hauptspeichers einer Rechenanlage untergebracht sind, unter Ausschluß desjenigen Paritätsfehler-Korrekturprogramms, das in einem Speicherabschnitt unterge- _So bracht ist, an dem beim Abruf einer seiner Adressen ein Paiitätsfehler wahrnehmbar ist, dadurch gekennzeichnet, daß den einzelnen Speicherabschnitten (11, 12, 13) des Hauptspeichers (49) je ein ein Adreßwort enthaltendes, außerhalb des Hauptspeichers (49) angeordnetes (PRR-jRegister

(18, /419, ) zugeordnet ist und beim Auftreten

eines Paritätsfehlers während der Ansteuerung eines Speicherabschnittes aus dem diesem Speicherabschnitt (11) zugeordneten, ersten (PRR-)Re;gister (iä) ein Teil der höchstwertigen Bits des Adreßwortes einem Komparator (21) zuführbar ist, der sie mit derselben Anzahl höchstwertiger Bits derjenigen Adresse vergleicht, bei deren Abruf der Paritätsfehler wahrnehmbar ist, und daß der Komparator (21) im Falle a) der Nichtübereinstimmung der beiden Gruppen von Bits ein Signal an eine Unterbrechungs-Vorrangschaltung (33) abgibt, die das erste (PRR-)Register (18) zur Abgabe eines für die Berechnung der absoluten Anfangsadresse notwendigen Adreßwortes des Paritätsfehler-Korrekturprogramms veranlaßt, und im Falle b) der Übereinstimmung der beiden Gruppen von Bits ein Signal an die Unterbrechungs-Vorrangschaltung (23) abgibt, die ein zweites, einem anderen Speicherabschnitt (12) zugeordnetes (PRR-)Register (At9) zur Abgabe seines für die Berechnung der absoluten Anfangsadresse notwendigen Adreßwortes eines anderen Paritätsfehler-Korrekttirprogramms veranlaßt.

2. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß eine Paritätsfehler-Prüfischaltung (26) Paritätsbits aus dem Hauptspeicher (49), einem Paritäts-Generator (27), der aus dem bei der abgerufenen Adresse abgegebenen Datenwoirt ein Paritätsbit ableitet, und/oder einer Paritätspriifschaltung (30) empfängt und bei der Wahrnehmung eines Paritätsfehlers ein Schaltsignal der Unterbrechungs-Vorrangschaltung (23) zur Einleitung einer Paritätsprüfungs-Unterbrechungsroutine zufährt.