DE2336020A1 - Verbesserung von paritaetsfehlern - Google Patents

Description

Ή. F. E L L M E R

627 IDSTElN

FRIEDhNSSTRASSE £9/31 233607Π

TELEFON: IDSTEIN 8237 *" ^ ^ ^ ^ν *" ^w

ERA-206 ~TOÖ

SPERR! RAfID CORPOiIATIOK. New York, N. I./USA

von Parität53.feh.lern

Die Ei-findung betrifft, eins Vorrichtung aur Verbesserung von Speicherparitätsfehlsrn in einem dafcenverarbeitsndan System mit mehreren Speicherabschnitten, wobei eine Verbesserungs-Routine stets in einem Speicherabschnitt untergebracht ist, der sich von demjenigen Speicherabschnitt unterscheidet, in dem der Paritätsfehler enthalten ist.

In den modernen datenverarbeitenden Systemen wird die Parität von Wörtern, die im Hauptspeicher untergebracht sind, einschließlich der der Lese- und Schreibdateri und der Adressen- und Schreibsteuerungen überprüft. Wenn ein Paritätsfehler festgestellt wird, rufen entsprechende Steuereinrichtungen ein Programm zur Verbesserung des-Paritätsfehlers ab, das ebenfalls im Haupt speiche!' göspsichert ist. Infolge der Wahrnehmung eines Paritätsfshiers wird üblicherweise ein Unterbrochungssigxial erzeugt, das das ausführende Programm veranlaßt, auf ein erstes Paritäts-Verbesserungs-Registsr (PRR-Register) zurückssugraifen, das die Anfangsadresse eines Paritäts-Verbesserungsprograrams enthält, das im Hauptspeicher der Rechsnanlage aufbewahrt ist.

Es kann jedoch ein Problem auftauchen, wenn das Paritats-Verbesserungsprogramm in demselben Speicherabschnitt gespeichert ist, in dem auch der Paritätsfehler auftrat. In diesem Fall enthält das ausführende; Programm einen Befehl, der sich auf ein anderes Paritäts-Verbessor';.ngs-Regieter {PER-Register A) beisieht, das die Adresse eines aikd,.ii'--:r\ ?exⁱböissex'ungspiⁱogra'2ais aufbewahrt, das In einem unterschied-

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BAD OfBGfNAt,

lichen Speicherabschnitt gespeichert iat. In vielen bekannten Systemen wird der sich auf das andere PRR-Register A beziehende Befehl demselben Spei."herabschnitt entnommen, der das erste Programm sur Verbesserung des Paritätsfehlers enthält. Unter gewissen Bedingungen wie in Gegenwart eines Parit£tsfehler3 kann jedoch dieser Spelcherabschnitt außer Betrieb gesetzt werden. Dann ist das ausführende Programm außerstande, den Befehl zu erzeugen, der zum Zugriff auf das andere Paritäts-Verbesserungs-Reglster A benötigt wird, so dad das andere Paritäts-Verbesserungs-Programm nicht zur Anwendung kommt.

Ziel der Erfindung ist es, das datenverarbeitende System Instand «u setzen, daß es das andere Paritäts-Verbesserungsprograma ausnutzt, eelbst wenn der Speicherabsohnitt, der das primäre Paritätsfehler·* Verbesserungsprogramra enthält, vom System abgetrennt ist*

Gemäß der Erfindung erfolgt ein Vergleich der N bedeutendsten Bits der Adresse aus der primären Paritätsfehler-Verbesserungs-Routine, die im PRR-Register enthalten ist, mit den N bedeutendsten Bits der Speicheradresse, auf die gerade zugegriffen wird. Diese beiden Gruppen der N bedeutendsten Bits schreiben sowohl den Speloherabschnitt, der dae Paritätafehler-Verbesserungsprogranm {Subroutine) enthält, als auch den Speloherabschnitt vor, der die Speicheradresse aufweist, die den gefundenen Paritätsfehler enthält.

Eine¹ logische Steuerschaltung spricht auf die fehlende Kolnsidens zwischen den beiden Gruppen der H bedeutendsten Bits an, ua das Paritäts-Fehlerprogramni einzuleiten, das durch die Adresse la PRR-Reglster definiert ist. Das Verbesaerungsprograom befindet sich jedoch in einem Speicherabschnitt, der sich von den unterscheidet, der die Speicheradresse enthält, auf die augegriffen wird. Dagegen ergibt sich bei einer Koinzidenz zwischen den beiden suvor genannten Gruppen von Bits, daß sich die Speicheradresse, auf die zugegriffen wird, im selben Speicherabschnitt wie das Paritätsfehler-Verbesserungsprogramm

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befindet, desäen Adresse im PRR-Register enthalten ist. Dementsprechend Bpri chi, die logische Steuerung auf die Koinzidenz an, damit eina Beziehung jsuia anderen PRR-Register A Kuatandekommt und die andere Paritüt.afehler-Verbesser%ings--Subroutine (anstelle der primären Subroutine) eingeschaltet wird.

Selbst wenn der Speicherabschnitt, der die primäre Paritätafehler-Verbesaerungs-Su.broutine enthält, die von der Adresse im FRR-Register bezeichnet wird, aus dem »System herausgenommen wird, wird nichtsdestoweniger die andere ParitätBfehler-Verbesserungs-Subroutine in Gang gesetzt, da der Vergleich der N bedeutendsten Bits des PRR-Regiaters und der K bedeutendsten Bits der Speicheradresee, auf die augegriffen wird, völlig unabhängig davon sind, ob der Speicherabsohnitt, der die primäre Verbesserungs-Subroutine enthält, sich innerhalb oder außerhalb des Systems befindet.

Ein Ausführungsbeiepiel der Erfindung ist in der Zeichnung dargestellt und wird i» folgenden näher erläutert. Die Figuren geben die wichtigsten Merkmale der Erfindung wieder. Es stellen darJ

Figur 1 die Beziehung zwischen dan Speicherabschnitten einer daten· verarbeitenden Anlag© und einer Böfehls«./Recheneinheit la Form allgemeiner Blöcke;

Figur IA den Aufbau der Adressenworte, die auf die Paritätsfehler-· Verbesserungsprogrannne hinweisen und in beiden Paritätsfehler-Verbesserungs-Registern enthalten sindj

Figur 2 ein Flußdiagrama für die Arbeitsweise der logischen Schaltung und

Figur 3 ein Blockschaltbild der logischen Schaltung der Erfindung.

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Gemäß Figur 1 *>ηΐ!ι!ι.Ίί; eJ.n Abschnitt einer d&teut verarbeitenden Anlage dre>i ßp65.ob.orßb«ch«5.i;fce 11 biu 13, dia mit aiwer BefohisVRechenoSn·- hair, (OAÜ«E3nhöitj} TO über I«e.ittm:;f_:a 15 bie 1? verbunden sind, von de^vion Bei'ehJ.e, Operanden und Pari.tiitsb.ivs übertragen uerden. Zu den Befehlen gehören d:ie Lese- und Eimsohraibfoefehle, die Adressierbafeh-Ie und verschiedene Steuerbefehle. Die CAU-JEinheit 10 weist mehrere Register aus FXipfXop,* einschließlich eines Speicherregisters (nicht gf??;ei£fc} auf, das «einerseits ein PRR-Högister iß und ein weitere» PRR-Eegister A39 enthalt·

unter der Lenkung des ausführenden Programms kann da» primäre Paritätsfehlor~?erbesserung»programm einem der drei Speicherabachnitte 11 bis 13 zugeordnet werden. Die Anfangaadresse dieses primären Programms wird im PRR-Regiater 16 innerhalb der CAU-Einheit 10 untergebracht und kann auf die ünterbreohungsadresae berogen sein, da s3e bei der Erzeugung eines Uaterbrechungosignals ins Spiel kommt, wenn ein Paritßtsfohler aufgespürt wird. Für die weitere Erläuterung sei angenommen, daß die primäre Paritätsfehler-Verbesserungs-Subroutine selbst im Speicherabsöhnitt 11 untergebracht ist.

Gemäß der Erfindung wird ein weiteres Paritätsfehler-Verbesserungsprogramm ebenfalls in einem der restlichen Speicherabachnitte 12 oder 13 gespeichert« Die Unterbrechungsadresse für das letztere ist dann in dem PR£~Register Al9 aufbewahrt (Figur IA), das zusätzlich in der CAÜ^-Einheit 10 enthalten ist. Die zugehörige Verbesserunga-Subroutine ist dabei in einem Speicherabschnitt gespeichert, der sich ron demjenigen unterscheidet» in dem die primäre Paritätsfehler-Verbesserunge-Subroutine aufbewahrt ist.

Bei dieser Erläuterimg eeien die beiden PRR-Register 18 und A19 für Worte aus 24 Bits aufgebaut. Die Bits 15 bis 23 der beiden Register weisen auf eine Adresse in einer Liste von Unterbrechungen hin, die neben anderen Unterbrechungen die des Faritätsspeicher-Yerbesserungsprogramme enthält.

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Die Bits O Via 7 de» PlR-Re#. fctioirc 18 (Figur IA) ldentlflsieren in der* 'Lists d«r Unfcorbrechvmftan in sipeaii'ischer Weleo dio Parlbäto-

g, die t&tsUehlich dsr erste Befehl dea Paritafcafehler-Verbosseningaprograauaa ist. In ähnlicher Weise definiert die Gruppe dot¹ Bits O bis 14 in dea anderen PRR-Regi3ter AlS (Figur 1Λ) in dar Liste der Unterbrechungen eine spezielle Adresse, die das erste Wort des anderen Paritätsföhler-Verbesserungsprogr straws ist,

Figur 2 ist ein allgemeines Flußdiagraitaa für die Arbeitsweise der Erfindung. Sin Blook 50 seigt die Wahrnehmung eines Speicherparitätsfehlers an. Hiernach leitet das System die Anerkennung und die Bearbeitung des Paritätsfehler-ünterbrochungasignala ein (Block 51)·

Als nächstes muß von einer logischen Schaltung eines Blockes 52 bestimmt iferden, ob sich die fehlerhafte Speicheradresse im selben Spsicherabschnitt wie dio primäre Paritätsfehler-Verbesaerunga-Subrotttine befindet. Ia negativen Fall gibt die Schaltung des Blockes 52 ein MKIH~Signal ab, das au einem Block 53 (Figur 2) läuft, von dem der Betrieb »um PRR-Regiater 18 hin unterbrochen wird, das die Adresse dea ersten Wortes der primären Paritätafehler-Verbeaserunge-Subroutine enthält. Das ausführende Programm nimmt darauf die entsprechende Verbesserung vor (Block 54)» die voa Paritätsfehler-Ver· besserung3programm des PRR-Registers 18 festgelegt ist·

Am Snde des Paritätsfehler-Verbesserungaprogramms (Block 55) nimmt das System eine noch, notwendige Maßnahme vor, damit es eu dem Programm zurückkehren kann» das bei der Wahrnehmung des Paritätsfehlers unterbrochen wurde.

Wenn die fehlerhafte Speichoradresse im selben Speicherabschnitt wie die Ira PRR-Regitter enthaltene Adresse untergebracht ist, (positiver Fail Im Block 52), springt der Fluß zu einem Block 56, gemäß dem die

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Rechenanlage sum anderen PRR-Regiater A19 hin unterbrochen wird, das die Adresse des ersten Befehls der weiteren Paritfttefehler-Verbeaserungsschaltung enthält, die in einen anderen Speicherabschnitt als in demjenigen untergebracht ist, in dem sich die fehlerhafte Speicheradresse befindet.

Daa ausführende Program nimmt dann in Abhängigkeit von der anderen Paritätsfeliler-Yerbesserungsschaltung den passenden Verbeeaerungarorgang vor. Am 3ch3.uß dieser Paritätsfehler-Verbesserungs-Subroutine kehrt die tteehenanlage xu ihrer normalen Arbeitsweise aurück. (Block 57)

Von einer logischen Schaltung 24 wird ein Hauptspeicher 49 (Figur 3) alt den Speicherabschnitten 11 bis 13 (Figur 1) angerufen, damit ein Zugriff auf eine gegebene Speicheradresse in einem der Speicherabachnitte erfolgt· Da* Speicherwort, auf das im Hauptspeicher 49 zugegriffen wurde, wird Über Leitungen 32 in ein Eingabewort-Register 48 aurUckgeleitet» Außerdem werden die beiden Paritätsbits vom Hauptspeicher 49 über Leitungen 31 in ein Kingabe-Paritäts-Reglater 26 eingebracht. Bin Paritäts-denerator J57 überprüft das Eingabewort-Register 40 auf das aufgenommene Batenwort und erzeugt ein Paritätsbit, das einer Paritätsfehler-PrÜfschaltung 26 augeführt wird, der außerdem die beiden Paritätabite sugeleitet werden, die im Eingabe-Pari tat süegister 28 untergebracht sind. Die Paritätsfeiller-PrUfschaltung 26 stellt fest,ob ein Paritätsf ehler im Datenwort vorliegt, das aus de» Hauptspeicher 49 empfangen ist.

Innerhalb eines Blockes 30 findet eine zweite Art Paritätsprüfung statt. Insbesondere prüft die dortige Schaltung die Paritätsfehler in den Lese- oder Sinsohrelbdaten und die Paritätsfehler in dmn adressierenden oder anderen Steuerworten, die sämtlich de» Hauptspeicher 49 augeleitet werden. Oie Schaltung innerhalb des Blockes 30 wird üblicherweise als Teil der Speicherlogik angesehen»

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Das Auegangssignal der logischen Schaltung des Blockes 30 gelangt zur Paritataf«hler-FrUfschaltung 26, die feststellt, ob ein Paritätsfehler vorliegt» Falls ein solcher entweder in dem vom Hauptspeicher kommenden Datenwort oder in den Lese- oder Einschre'ibbefehlen vorhanden ist, nimmt die Paritätsfehler-Prüfschaltung 26 diesen Fehler wahr und gibt ein Signal an eine Unterbrechungs-Vorrangschaltung 23 ab. Diese liefert dann ein Signal über eine Leitung 2»4 an eine Zeitgeberund Folgeschaltung (nicht gezeigt), die die Paritätsprüfungs-Unterbrechungsroutine einleitet.

Wie bereits erwähnt, gibt das Ausgangssignal eines !Comparators 21 an, ob die Adresse der primären Paritätsfehler-Routine, die im PRR-Register 18 enthalten ist, im selben Speicherabschnitt wie die Speicheradresse vorliegt, auf die zugegriffen wurde. Eine solche Übereinstimmung wird dadurch ermittelt, daß die N bedeutendsten Bits der im PRR-Register 18 untergebrachten Adresse mit den N bedeutendsten Bits des Speicherabschnittes verglichen werden, die das Speicherwort enthält» Das Ausgangssignal des Komparators 21 wird der Unterbrechungs-Vorrangschaltung 23 zugeleitet.

Wenn eine Übereinstimmung nicht vorhanden ist, überträgt die Unterbrechungs-Vorrangschaltung 23 den Inhalt des PRR-Registers 18 in das Ünterbrechungs-Adressen-Register 22 und fügt außerdem die Anzeige-Adresse des PRR-Registers 18 au dem in ihm. enthaltenen Indexwert hinsu, wodurch die absolute Adresse der primären Paritatsfehler-Verbesserungs-Routine berechnet wird.

Falle demgegenüber eine Übereinstimmung zwischen den K bedeutendsten Bit« im Komparator 21 vorliegt, Überträgt die Unterbrechungs-Vorrang* •ohaltunf 23 den Inhalt des anderen PRR-Registers A19 «um Unterbrechungs-Adressen-Hegister 22. Wie im Falle der übertragung des Inhalte des PRR-Registers 18 wird der Anzeigeteil der Adresse im anderen PRR-Regietar Al9 dem in ihm enthaltenen Indexwert hinzugefügt, um die

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absolute Adresse der anderen Paritätsfehler-Verbeaaerungs-Routine zu erhalten.

Die Adresse des Paritfitsfehler-Verbeseerungsprograiams, die im Unterbrechungs-Adresaen-Register 22 aufbewahrt ist, wird unabhängig davon, ob sie »um primären oder zweiten Yerbesaerungsprogramm gehört, durch die Schaltung 24 stui Abrufen der i^;peichoradresaen in den Hauptspeicher 49 übertragen, um αΐδ Äü"&fua?aug der Paritfitefehler-Verbesserungs«
Subroutine einzuleiten.

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Claims (1)

1. PATENTANSPRUCH

   Datenverarbeitendes System mit einem Hauptspeicher, der in mehrere Speicherab3chnitte, auf die unabhängig zugegriffen werden kann, unterteilt ist, und mit einer Schaltung zur Erzeugung eines Fehlersignals, sobald ein Paritätsfehler wahrgenommen wird, und zum Zugreifen auf eine Paritätsfenler-Verbesssrungs-Routine, die im Hauptspeicher festgehalten ist, dadurch -ge-kennzeichnet, daß ein erstes (PRR-)Register (18) die Anfang3adreasö einer ersten,in einem Speicherabschnitt (H)' aufbewahrten Paritätsfehler-Verbesserungs-Routine festhält, daß ein. weiteres (PRR-)Register (AI9) dia Anfangiäadresse einer weiteren, in einem andei^en Speicherabschnitt (12 oder 13) gespeicherten Paritätsfehler-Verbesserungs-Routine festhält, daß ein Komparator (21) auf die Wahrnehmung eine3 Speicheradressen-Paritätsfehlers hin die bedeutendsten Bits einer Speicheradresse, auf die zugegriffen wurde, mit den bedeutendsten Bits des Inhaltes des ersten (PRR-)Registers (18) vergleicht, und daß eine Steuereinrichtung (22) auf die im ersten (PRR-)Register (18) festgehaltene Adresse zugreift, wenn der. Komparator (21) eine fehlende Übereinstimmung ermittelt, bzw. auf die im zweiten (PRR-)Register (A19) festgehaltene Adresse zugreift, falle der Komparator (21) eine Übereinstimmung feststellt, und eine Paritätsfehler-Verbeseerunga-Routine einleitet.

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