DE3040429A1

DE3040429A1 - Ueberwachungseinrichtung fuer ein computersystem

Info

Publication number: DE3040429A1
Application number: DE19803040429
Authority: DE
Inventors: Edward H. Phoenix Ariz. Forrester; Steven A. Glendale Ariz. Rose
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1979-10-30
Filing date: 1980-10-27
Publication date: 1981-05-14
Also published as: JPS634209B2; GB2062314B; JPS5672746A; CA1143849A; US4320450A; GB2062314A; FR2468943A1; FR2468943B1

Description

Die vorliegende Erfindung betrifft ein Computersystem nach dem Gattungsbegriff des Anspruches 1. In computergestützten Regelsystemen können mehrere Zentraleinheiten mit einer gemeinsamen Massenspeichereinrichtung zusammenarbeiten. Bei einer solchen Anordnung sind Schnittstellensteuereinrichtungen vorgesehen, um den Zugriff der verschiedenen Zentraleinheiten auf die gemeinsame Massenspeichereinheit zu steuern. Die Schnittstellensteuereinrichtung steuert normalerweise die Übertragung der Daten zwischen der Massenspeichereinheit und den verschiedenen Zentraleinheiten auf Grund einer Prioritätsbasis. Wenn jedoch ein Notfall in einer oder in mehreren Zentraleinheiten auftritt, so können wertvolle Daten verlorengehen oder unkorrekte Daten übertragen werden, sofern keine Schutzmaßnahmen vorgesehen sind, um diesen Fall auszuschließen. Wenn beispielsweise die Spannungsversorgung in einer oder in mehreren Zentraleinheiten ausfällt, so gibt es eine Zeitspanne von einer Millisekunde, in der alle Datentransaktionen bezüglich dieser Zentraleinheit vervollständigt sein müssen, um unverfälschte Daten bezüglich dieser Zentraleinheit zu sichern.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Schutzeinrichtung anzugeben, die auf Notzustände in einem Computersystem mit mehreren Zentraleinheiten anspricht. Eine derartige Schutzeinrichtung ist durch die kennzeichnenden Merkmale des Anspruches 1 vorgegeben. Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Computersystems sind den Unteransprüchen entnehmbar.

Das erfindungsgemäße Computersystem weist mehrere Prozessoren auf, die über entsprechende Schnittstelleneinheiten an eine Massenspeichereinheit angeschlossen sind. Das Computersystern umfaßt ferner eine Speicher-Steuereinheit mit mehreren Anschlüssen, die die Transaktionen zwischen der Massenspeichereinheit und den Prozessoren steuert. Jeder Prozessor erzeugt mehrere Zustandssignale entsprechend den Beachtung erfordernden Zuständen. Jede Schnittstelleneinheit spricht auf die Zustandssignale des zugeordneten Prozessors an und erzeugt ein

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Achtungssignal, das das Vorliegen irgendeines empfangenen Zustandssignales anzeigt. Sie erzeugt ferner ein Statussignal, das die Natur des empfangenen Zustandssignales anzeigt. Die Steuereinheit besitzt einen ersten und einen zweiten Bus, wobei die Achtungssignale und Statussignale aller Schnittstelleneinheiten gemeinsam jeweils an einen der Busse angeschlossen sind. Der erste Bus wird wiederholt abgefragt, um festzustellen, ob irgendeine Schnittstelleneinheit ein Achtungssignal erzeugt. Ist dies der Fall, so wird der zweite Bus abgefragt, um den Zustand zu identifizieren, der eine Beachtung erfordert und sodann das Zusammenwirken des betroffenen Prozessors und der Massenspeichereinheit so zu steuern, daß die auf den betroffenen Prozessor bezogenen Daten geschützt werden.

Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles sei im folgenden die Erfindung näher beschrieben. Es zeigen:

Fig. 1 ein Blockdiagramm eines Computersystems mit

mehreren Zentraleinheiten; und Fig. 2 ein Logikschaltschema von Teilen des Systems.

Das Computersystem gemäß Fig. 1 weist mehrere Zentraleinheiten CPU auf, die gemeinsam die Dienste eines Massenspeichers in Anspruch nehmen. Eine erste Zentraleinheit CPU-2A ist über einen Anschlußpuffer 4A an eine erste Schnittstelleneinheit 6A angeschlossen. Weitere Zentraleinheiten CPU, wie beispielsweise die Einheit 2B sind über entsprechende Puffer ebenfalls in der dargestellten Weise an Schnittstelleneinheiten angeschlossen. Jeder Puffer ist der entsprechenden Zentraleinheit CPU zugeordnet und jede Schnittstelleneinheit ist in einem Massenspeicher-Steuerschrank 26 angeordnet.

Der Schrank 26 enthält ferner eine Massenspeichersteuerung 28, die eine Massenspeicher-Substeuerung 30 und eine Firmware-Erzeugungseinrichtung 32 aufweist·. Eine Spannungsversorgungseinheit 34 versorgt das Massenspeicher-Steuersystem und die

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Schnittstelleneinheiten mit Spannung. Die Schnittstelleneinheiten, die Firmware-Erzeugungseinrichtung 32 und die Massenspeicher-Substeuerung 30 sind durch ein Kaskadenband-Verbindungskabel miteinander verbunden. Die Puffer umfassen jeweils mehrere Leitungstreiber und Leitungsempfänger und sie dienen der Lastpufferung zwischen den zugeordneten Zentraleinheiten CPU und den entsprechenden Schnittstelleneinheiten. Die Firmware-Erzeugungseinrichtung 32 in der Massenspeichersteuerung 28 umfaßt einen Mikroprozessor, in dessen internem Speicher vorbestimmte Operationsbefehle gespeichert sind. Die Massenspeicher-Substeuerung 30 steuert den aktuellen Informationsaustausch zwischen den verschiedenen Zentraleinheiten und einer nicht dargestellten Massenspeichereinrichtung. Der Betrieb der Massenspeicher-Substeuerung 3 0 wird durch die Firmware-Erzeugungseinrichtung 32 geleitet.

In jeder der Schnittstelleneinheiten 6A, 6B, usw. befindet sich eine Uberwachungslogikanordnung, die auf bestimmte Ausgangssignale von zugeordneten Zentraleinheiten CPU anspricht, wobei diese Ausgangssignale vorbestimmte Zustände in der zugeordneten Zentraleinheit anzeigen. So weist die Schnittstelleneinheit 6A eine überwachungseinheit 36A auf, die immer dann ein Ausgangssignal liefert, wenn die zugeordnete Zentraleinheit CPU sich in einem der zuvor erwähnten Zustände gerade befindet. Ein Statusregister 38A in der ersten Schnittstelleneinheit 6A enthält Daten, die einen bestimmten vorbestimmten Zustand anzeigen. Die anderen Schnittstelleneinheiten besitzen gleiche Überwachungsanordnungen und Statusregister. Die signifikanten Stellen in den Registern aller Schnittstelleneinheiten sind gemeinsam an einen Eingang der Firmware/Erzeugungseinrichtung 32 angeschlossen.

Beim Betrieb des Systems steuert die Firmware-Erzeugungseinrichtung 32 unter Steuerung ihrer internen Befehle die Datenübertragung zwischen den verschiedenen Zentraleinheiten CPU und dem Massenspeicher mit mehreren Anschlüssen. Bei diesem Betrieb wird die gemeinsame Leitung 52 periodisch geprüft, um festzustellen, ob ein Achtungssignal in der signifikanten Bitposition irgendeines der Überwachungsregister 36A, 36B usw. vorliegt. In

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Abhängigkeit von den vorliegenden Umständen kann dieses periodische Testsignal· der Leitung 52 beispielsweise alle 500 ns auftreten. Wenn kein Achtungssignal in irgendeiner der Schnittstelleneinheiten 6A, 6B usw. vorliegt, so kehrt die Firmware-Erzeugungseinrichtung zu ihrem gewöhnlichen Betrieb zurück, bei welchem die Datenübertragung zu und von den verschiedenen Zentraleinheiten CPU gemäß der vorliegenden Priorität gesteuert wird. Wenn andererseits ein Achtungssignal bezüglich einer der Schnittstelleneinheiten vorliegt, so tastet die Firmware-Erzeugungseinrichtung die durch die Leitung 54 dargestellten Eingangsanschlüsse ab, um zunächst festzustellen, welche der Schnittstelleneinheiten den Achtungshinweis aufweist und um sodann festzustellen, welcher Notfalltyp die Bildung des Hinweises hervorgerufen hat. Wenn die betroffene Zentraleinheit CPU identifiziert worden ist, so vervollständigt die Firmware-Erzeugungseinrichtung sofort jegliche Datentransaktion bezüglich dieser Zentraleinheit. Die Firmware-Erzeugungseinrichtung stellt sodann fest, ob andere Achtungshinweise aktiviert sind und wenn dies der Fall ist, so werden diese identifiziert und die Datentransaktionen bezüglich dieser Zentraleinheiten vervollständigt. Wenn alle Achtungshinweise bestätigt und behandelt worden sind, so kehrt die Firmware-Erzeugungseinrichtung zu ihrer Basisaufgabe zurück und behandelt Anforderungen im Zusammenhang mit der MassenSpeicher-Datenübertragung .

Fig. 2 zeigt in näheren Einzelheiten den Logikschaltkreis der Überwachungslogikanordnung der Schnittstelleneinheit 6A, wobei alle Schnittstelleneinheiten einen identischen Aufbau aufweisen. Es sei in Erinnerung gerufen, daß die Schnittstelleneinheit 6A einerseits über den Puffer 4A mit der Zentraleinheit 2A und andererseits mit der Massenspeicher-Substeuerung 30 verbunden ist. Die Eingangssignale der Überwachungslogikanordnung der Schnittstelleneinheit 6A werden daher über einen Mehrleitungsbus von der Zentraleinheit CPU-2A empfangen. Entsprechende Eingangssignale werden den Eingängen der anderen Schnittstelleneinheiten von ihren zugeordneten Zentraleinheiten zugeführt.

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Ein Operationssignal Op stellt ein Signal innerhalb einer Gruppe von Signalen dar und zeigt eine bestimmte Operation für die Datenübertragung zwischen der Zentraleinheit CPU und dem Massenspeicher an. Entwurfsbedingt schließt dieses Signal bei seinem Vorliegen das Vorliegen eines Abbruchsignales Ab aus. Ein Adressignal Ad zeigt an, daß die betroffene Zentraleinheit CPU adressiert worden ist und dieses Adressensignal wirkt als ein Freigabesignal für die Signale Op und Ab, um diese Signale durch entsprechende UND-Gatter 64 und 58 und ein ODER-Gatter hindurchzuschieben und ein Belegt-Flip-Flop 66 zu setzen. Somit wird bei gemeinsamem Vorliegen des Adressignales Ad und eines Operationssignales Op das Flip-Flop 66 gesetzt, um anzuzeigen, daß die Schnittstelleneinheit belegt ist. Das Ausgangssignal am Ausgang Q des Flip-Flops 66 bereitet ein Gatter 68 vor.

Zur Durchführung einer Datenübertragung zwischen der Zentraleinheit CPU und dem Massenspeicher ist in jeder Schnittstelleneinheit ein nicht dargestellter FIFO-Speicherstapel vorgesehen, in welchem Daten und/oder Befehle temporär während der Übertragung gespeichert werden. Ein Signal Op¹ zeigt an, wenn der FIFO-Speicherstapel adressiert wird. Wenn der FIFO-Speicherstapel gefüllt ist und keine neuen Eingänge annehmen kann, so wird ein Signal Ff erzeugt und einem Leitungs-Treibergatter 71 zugeführt. Das Treibergatter 71 wird durch ein Freigabesignal En immer dann freigegeben, wenn die bestimmte Einheit durch die Firmware-Erzeugungseinrichtung adressiert wird. Das Signal Ff wird ferner mit dem Signal Op¹ in einem Gatter 70 kombiniert, welches über ein ODER-Gatter 72 das Gatter 68 ansteuert. Das Gatter 68 wird in der erwähnten Weise ferner an den Ausgang Q des Belegt-Flip-Flops 66 angeschlossen und sein Ausgangssignal entspricht dem Ausgang der Überwachungseinheit 36 auf der Leitung 52 gemäß Fig. 1, wobei die Leitung 52 allen Schnittstelleneinheiten gemeinsam ist und an die Firmware-Erzeugungseinrichtung 32 angeschlossen ist. Wenn bei freigegebenem Gatter 68 das Signal Op¹, das zur Adressierung des FIFO-Speicherstapels benutzt wird, mit dem Signal Ff übereinstimmt, welches anzeigt, daß der FIFO-Speicherstapel gefüllt ist, so wird das kombinierte Signal von dem Gatter 70 über das Gatter 72 zu dem Treiber 68

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weitergereicht. Hierdurch wird der Firmware-Erzeugungseinrichtung angezeigt, daß der spezielle durch die Schnittstelleneinheit und ihre zugeordnete Zentraleinheit repräsentierte Kanal eine Beachtung durch die Firmware-Erzeugungseinrichtung und den Massenspeicher erfordert.

Das Achtungssignal At am Ausgang des Treibers 68 wird in die Bitposition Nr. 7 eines S-Registers 90 geladen. In gleicher Weise wird das Ausgangssignal des Leitungstreibers 71 in die Bitposition Nr. 6 des S-Registers 90 geladen. Eine Firmware-Steuereinheit 9 2 fragt periodisch das S-Register ab, um festzustellen, ob ein Achtungssignal am Ausgang irgendeiner der Schnittstelleneinheiten vorliegt. Ist dies der Fall, so adressiert die Firmware-Erzeugungseinrichtung der Reihe nach die Schnittstelleneinheiten, um festzustellen, welche von ihnen Beachtung erfordert und um danach die Natur der angeforderten Beachtung zu bestimmen. Im bis hierhin beschriebenen Betrieb wird, wenn die Schnittstelleneinheit 6 adressiert wird, der Leitungstreiber 71 freigegeben und das Signal, das den nicht gefüllten Zustand des FIFO-Stapelspeichers anzeigt, wird in der Bitposition Nr. 6 abgelegt. Dieses Signal wird von der Firmware-Erzeugungseinrichtung abgelesen und es wird eine Subroutine ausgelöst, um Daten aus dem angegebenen FIFO-Stapelspeicher in bestimmte andere Speicherregister auszulesen, um teilweise den FIFO-Stapelspeicher zu leeren und dadurch die Einfügung neuer Daten zu ermöglichen. Wenn dies die einzige Beachtung erfordernde Anforderung der adressierten Schnittstelleneinheit war, so gibt die Firmware-Erzeugungseinrichtung ein Anschluß-Löschsignal Pc aus, durch welches sodann das Belegt-Flip-Flop 66 zurückgestellt wird und durch welches das Achtungssignal am Ausgang des Treibers 68 entfernt wird. Die Firmware-Erzeugungseinrichtung kehrt sodann zu der Routine zurück, mit der sie beschäftigt gewesen ist, bevor die Umschaltung auf die Achtungroutine erfolgte.

Die Zentraleinheit CPU kann ebenfalls an die Schnittstelleneinheit 6 das Abbruchsignal Ab übertragen, das beim Vorliegen des

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Adressignales Ad über die Gatter 58 und 60 das Belegt-Flip-Flop 66 setzt, wodurch der Treiber 68 freigegeben wird. Das Gatter beaufschlagt ferner über ein ODER-Gatter 78 eine Verriegelung, die durch die beiden Gatter 86 und 84 gebildet wird. Der Setzausgang des Gatters 84 wird über das ODER-Gatter 72 dem Treiber 68 zugeführt. Durch diese Anordnung wird ebenfalls das Achtungssignal in der Bitposition Nr. 7 des S-Registers 90 gesetzt.

Das Gatter 86 ist auf ein Status-Verriegelungsregister 88 geschaltet und setzt die Bitposition Nr. 7. Wenn die Firmware-Erzeugungseinrichtung 3 2 festgestellt hat, daß ein Achtungssignal in dem S-Register 90 vorliegt, so ruft sie erneut die verschiedenen Schnittstelleneinheiten der Reihe nach auf und gibt ein Ausgangssignal der Statusverriegelung 88 frei, um diese besondere Schnittstelleneinheit als die Beachtung erfordernde Einheit zu identifizieren und das Wesen des Achtungsaufrufes festzustellen. Wenn die Firmware-Erzeugungseinrichtung somit das Identifizierungssignal in der Bitposition Nr. 7 der Statusverriegelung 88 erkannt hat, so wird eine Anschluß-Löschroutine Pc gebildet, durch welche irgendeine geforderte Datenübertragung zwischen der ermittelten Zentraleinheit CPU und dem Massenspeicher sofort vervollständigt wird. Die Firmware-Erzeugungseinrichtung gibt sodann ein Anschluß-Löschsignal Pc aus, das zur Rückstellung des Belegt-Flip-Flops 66 verwendet wird, woraufhin die Verriegelung 86, 84 zurückgestellt und der Treiber 68 gesperrt wird.

Ein weiteres Signal, das durch die Zentraleinheit CPU erzeugt werden kann, ist durch ein Spannungsüberwachungs-Alarmsignal Vm einer Spannungsüberwachung vorgegeben, durch welches angezeigt wird, daß ein Ausfall der Spannungsversorgung dieser Zentraleinheit aufgetreten ist. Dieses Signal wird über das ODER-Gatter 78 zugeführt, um die Verriegelung 84, 86 zu setzen. Das Operationssignal Op gibt in der zuvor beschriebenen Weise den Ausgangstreiber 68 frei. Das Spannungsüberwachungssignal Vm, das die Verriegelung 84, 86 gesetzt hat, veranlaßt über das ODER-Gatter 72 den Treiber 68 zur Erzeugung eines Achtungssignales.

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Die Verriegelung 84, 86 schreibt ferner dieses Signal in die Bitposition Nr. 7 des Status-Verriegelungsregisters 88. Wie zuvor beendet die Firmware-Erzeugungseinrichtung jede vorgehende Datenübertragung und Löst eine Anschluß-Löschroutine aus, wodurch alle unerledigten Anforderungen an diesem Anschluß gelöscht werden und der nicht-belegt-Hinweis gesetzt wird. Die Software in der Zentraleinheit CPU stellt fest, wenn dies der Fall ist, und schaltet die Spannung von dem Computer ab. Diese Transaktion ist von Bedeutung, bevor der tatsächliche Spannungsverlust in der Zentraleinheit auftritt. Das Intervall zwischen dem Auftritt des Signales Vm und dem totalen Spannungsverlust der Zentraleinheit CPU beträgt^wie zuvor erwähnt, eine Millisekunde. Die tatsächliche Datenübertragung zwischen der Zentraleinheit CPU und dem Massenspeicher nimmt einen geringen Teil dieses Zeitraumes in Anspruch. Demgemäß wird durch das häufige Abtasten der Bitposition Nr. 7 in dem S-Register durch die Firmware-Erzeugungseinrichtung und die Feststellung des Vorliegens oder der Abwesenheit eines Achtungssignales genügend Zeit geschaffen, um die erforderlichen Datenübertragungen vor dem Spannungsverlust zu vervollständigen, so daß keine fehlerhafte Veränderung der gespeicherten Daten auftreten kann.

Ein weiteres Signal, das durch die Zentraleinheit CPU erzeugt werden kann, ist durch das System-Löschsignal Sc vorgegeben, das dem ODER-Gatter 78 zugeführt wird. Wie zuvor wird durch das Signal Sc die Verriegelung 84, 86 gesetzt, wodurch das Achtungssignal am Ausgang des Treibers 68 gebildet wird und die Bitposition Nr. 7 in dem S-Register 90 gesetzt wird. Ferner wird durch das Setzen der Verriegelung 84, 86 die Bitposition Nr. 7 in der Statusverriegelung 88 gesetzt. Erneut prüft die Firmware-Erzeugungseinrichtung das S-Register auf das Auftreten des Achtungssignales und führt sodann eine Prüfung durch, um die Quelle des Achtungssignales festzustellen, worauf die Anschluß-Löschroutine folgt. Das Signal Sc setzt ebenfalls die Bitposition Nr. 5 der Statusverriegelung 88. Dieses Signal wird ebenfalls durch die Firmware-Erzeugungseinrichtung gelesen und

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löst eine unterschiedliche Routine aus, die für den vorliegenden Fall ohne Bedeutung ist.

Die wichtigen Teile der Subroutine bzw. der Befehlsfolge, die durch die Firmware-Erzeugungseinrichtung bearbeitet wird, sollen nunmehr beschrieben werden. Dies kann anhand von drei Hauptteilen I bis III erfolgen.

Teil I

In einem Anfangsschritt liest die Firmware-Erzeugungseinrichtung den Inhalt des S-Registers, um festzustellen, ob das Bit 7 und somit das Achtungssignal gesetzt ist. Wenn kein Achtungssignal gesetzt ist, so kehrt die Firmware-Erzeugungseinrichtung zu der Routine zurück, die bearbeitet wurde, als die Unterbrechung zum Lesen des S-Registers erfolgte. Wenn die Bitposition 7 gesetzt ist, so liest die Firmware-Erzeugungseinrichtung die Statusverriegelung, um zunächst festzustellen, ob die Bitposition 7 oder 5 gesetzt ist. Wenn keine dieser Bitpositionen gesetzt ist, so wird eine Subroutine ACHTUNG 2, Teil II, ausgelöst.

Teil II

Die erste Schnittstelleneinheit bzw. der erste Anschluß wird überprüft, um festzustellen, ob das Signal Op¹ vorliegt. Wenn an dem ausgewählten Anschluß das Signal Op¹ nicht vorliegt, so erfolgt eine überprüfung des zweiten und der nachfolgenden Anschlüsse. Wenn das Signal Op^f gesetzt ist, so zeigt der Achtungshinweis an, daß der FIFO-Stapelspeicher Daten enthält, die eine sofortige (zeitkritische) Behandlung erfordern. Die Firmware-Erzeugungseinrichtung ruft daher ein Auslesen des FIFO-Stapelspeichers hervor und die Daten werden sofort verarbeitet. Wenn nach dem ersten Auslesen des FIFO-Stapelspeichers dieser weiterhin Daten enthält, so wird das Verfahren wiederholt bis der FIFO-Stapelspeicher leer ist. Wenn festgestellt wird, daß der FIFO-Stapelspeicher nicht leer ist, so gibt die Firmware-Erzeugungseinrichtung ein Anschluß-Löschsignal aus und kehrt zu der vorliegenden Routine zurück.

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Teil III

Wenn es sich beim Lesen der Statusverriegelung am Ende des Teiles I herausstellt, daß entweder die Bitposition 7 oder die Bitposition 5 gesetzt ist, so wird die Statusverriegelung abgefragt, um festzustellen, welche der Bitpositionen gesetzt ist. Wenn die Bitposition 5 gesetzt ist, so wird eine Subroutine ausgelöst, die im vorliegenden Fall nicht von Bedeutung ist. Wenn die Bitposition 7 der Statusverriegelung gesetzt ist, so löst die Firmware-Erzeugungseinrichtung eine Anschluß-Löschroutine aus, die die Beendigung jeglicher Datenübertragung in Bezug auf den vorliegenden Anschluß beinhaltet. Sodann wird ein Anschluß-Löschsignal (wie am Ende des Teiles II) ausgegeben und die Firmware-Erzeugungseinrichtung kehrt zu ihrer ursprünglichen Aufgabenbearbeitung zurück, um Anforderungen bei der übertragung von Massenspeicherdaten zu bedienen.

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Leerseite

Claims

HONEYWELL INC. 27. Oktober 1980

Honeywell Plaza 04-4212 Ge

Minneapolis, Minnesota, USA Hz/de

überwachungseinrichtung für ein Computersystem

Patentansprüche:

r\j) Computer sy stem mit mehreren Prozessoren, die über entsprechende Schnittstelleneinheiten an eine Massenspeichereinheit angeschlossen sind und mit einer mehrere Anschlüsse aufweisenden SpeicherSteuereinheit, die die Transaktionen zwischen der Massenspeichereinheit und den Prozessoren steuert, wobei die Prozessoren jeweils Zustandssignale entsprechend einem Beachtung erfordernden Zustand erzeugen, dadurch gekennzeichnet, daß jeder Prozessor (2A,2B, usw.) jeweils mehrere Zustandssignale (Sc,Vm,Ff,Op,Ab) entsprechend verschiedener Zustände erzeugt, daß jede Schnittstelleneinheit (6A,6B,usw.) auf die Zustandssignale des zugeordneten Prozessors anspricht, um ein die Gegenwart irgendeines empfangenen Zustandssignales anzeigendes Achtungssignal (vom Gatter 68) und ein die Natur irgendeines empfangenen Zustandssignales anzeigendes Statussignal (von der Verriegelung 88) zu erzeugen, daß die Steuereinheit (32) erste und zweite Busse (52 und 54) aufweist, an die die Achtungs- und Statussignale aller Schnittstelleneinheiten gemeinsam angeschlossen sind, um den ersten Bus wiederholt abzufragen und festzustellen, ob irgendeine Schnittstelleneinheit ein Achtungssignal erzeugt, und um -

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bejahendenfalls - den zweiten Bus abzufragen und den Beachtung erfordernden Zustand zu identifizieren und das Zusammenwirken zwischen dem betroffenen Prozessor und der Massenspeichereinheit so zu steuern, daß die dem betroffenen Prozessor zugeordneten Daten geschützt werden.
2. Computersystem nach Anspruch 1, dadurch gekennzeichnet, daß jeder Prozessor eine zugeordnete Speicher-Prüfeinheit aufweist, die bei vollem Stapel ein Zustandssignal erzeugt, worauf die Steuereinheit ein Auslesen des Stapels bis zu dessen Leerung hervorruft.
3. Computersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß jeder Prozessor ein Zustandssignal beim Auftritt eines Spannungsausfalles erzeugt und daß die Steuereinheit daraufhin die Beendigung irgendwelcher Datenübertragungen von oder zu dem betroffenen Prozessor veranlaßt, bevor der Prozessor außer Betrieb gelangt.
4. Computersystem nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Steuereinheit bei der Feststellung eines Achtungssignales die Schnittstelleneinheiten der Reihe nach aufruft und den zweiten Bus überwacht, um die Schnittstelleneinheit zu identifizieren, die das Achtungssignal erzeugt.

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