JPS60183653A - ビツト・エラ−検出機能を備えたメモリ - Google Patents
ビツト・エラ−検出機能を備えたメモリInfo
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- JPS60183653A JPS60183653A JP59039507A JP3950784A JPS60183653A JP S60183653 A JPS60183653 A JP S60183653A JP 59039507 A JP59039507 A JP 59039507A JP 3950784 A JP3950784 A JP 3950784A JP S60183653 A JPS60183653 A JP S60183653A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/16—Protection against loss of memory contents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はビット・エラーを訂正するためのビット・エ
ラー検出機能を備えたメモリに関する。
ラー検出機能を備えたメモリに関する。
現在、量産されているＲＡＭ （ランダムアクセスメモ
リ、以下単にメモリと称する）では、チップ内でビット
・エラーを検出しこれを訂正する機能を有するものはな
い。ところが、素子寸法が微細化され、高密度化された
メモリになると、情報として蓄えられる電荷量が著しく
減少するため、α線等によるソフト・エラーが大きな問
題となシ、ビット・エラーを検出しこれを訂正すること
が必要となってくる。
リ、以下単にメモリと称する）では、チップ内でビット
・エラーを検出しこれを訂正する機能を有するものはな
い。ところが、素子寸法が微細化され、高密度化された
メモリになると、情報として蓄えられる電荷量が著しく
減少するため、α線等によるソフト・エラーが大きな問
題となシ、ビット・エラーを検出しこれを訂正すること
が必要となってくる。
従来、１ビット分のビット・エラーの検出およびその訂
正はたとえば次のようにして行なっている。すなわち、
第１図に示すよう釦、１ビ７トのデータを記憶する検数
のメモリセル１ｆ６：杯、方向および列方向にマトリク
ス状に配列してなるメモリセルアレイ２とは別に、メモ
リセルアレイ２の４’７＋１ｉ方向の・（リテイｆ Ｍ
ｅ ｔｔｉする彷紗のノーｔ′リテイ記憶用セル３から
なる第１のパリティ８１−ｉ ’ｌ’、ｔ″５ｔＸ４お
よびメモリセルアレイ２の秋方向の）ぞリテイを記ｔゼ
、する被数の・ぐリテイ記悼用セル３からなる第２のパ
リティ記悌部５を辞け、メモリセルアレイ２にデータを
記憶する１＆１、に（ｉ、′、力方向６［列されたメモ
リセル１のデータどうしのパリティをめ、これを第１の
パリティＭ［’ １．’ｊ’音；−４内の対応する／？
リテイ記悼用セル３に記１’ａ・さぜ、わ１方向に百″
列されたメモリセル１のデータどうしのパリティをめ、
これ金弟２のパリティＨｔ ｌ；ｉｔ ′ｇ＋ｓ ｓ内
の対応するパリティ記ｔ（、用セル３に記憶させる。そ
してメモリセルアレイ２からデータを尚−み出す除には
、そのメモリセル１とダ・１応する２１〜１．第２の〕
母すテイ記１１４ ｍ ’−ｐ ５内の・やりティｈ１
″ｍｔ用セル３に予め記Ｌｌ、されているノにリテイを
ｉｉ＋１′み出し、これを用いてメモリセルＪからの沿
ｒ１み出しデータに対してパリティ・チェックを行なっ
てデータがエラーか否かを横用する。そしてこのデータ
かエラーの彬合に１ｄビツト・エラーであるとして、メ
モリセル１からの読み出しデータとは反対レベルのデー
タを正規のデータとして出力する＠ さらに従来において、２ビツトｉでのビット・エラーの
検出および訂正には、アドレス・コンピュータを用いる
方法がある。
正はたとえば次のようにして行なっている。すなわち、
第１図に示すよう釦、１ビ７トのデータを記憶する検数
のメモリセル１ｆ６：杯、方向および列方向にマトリク
ス状に配列してなるメモリセルアレイ２とは別に、メモ
リセルアレイ２の４’７＋１ｉ方向の・（リテイｆ Ｍ
ｅ ｔｔｉする彷紗のノーｔ′リテイ記憶用セル３から
なる第１のパリティ８１−ｉ ’ｌ’、ｔ″５ｔＸ４お
よびメモリセルアレイ２の秋方向の）ぞリテイを記ｔゼ
、する被数の・ぐリテイ記悼用セル３からなる第２のパ
リティ記悌部５を辞け、メモリセルアレイ２にデータを
記憶する１＆１、に（ｉ、′、力方向６［列されたメモ
リセル１のデータどうしのパリティをめ、これを第１の
パリティＭ［’ １．’ｊ’音；−４内の対応する／？
リテイ記悼用セル３に記１’ａ・さぜ、わ１方向に百″
列されたメモリセル１のデータどうしのパリティをめ、
これ金弟２のパリティＨｔ ｌ；ｉｔ ′ｇ＋ｓ ｓ内
の対応するパリティ記ｔ（、用セル３に記憶させる。そ
してメモリセルアレイ２からデータを尚−み出す除には
、そのメモリセル１とダ・１応する２１〜１．第２の〕
母すテイ記１１４ ｍ ’−ｐ ５内の・やりティｈ１
″ｍｔ用セル３に予め記Ｌｌ、されているノにリテイを
ｉｉ＋１′み出し、これを用いてメモリセルＪからの沿
ｒ１み出しデータに対してパリティ・チェックを行なっ
てデータがエラーか否かを横用する。そしてこのデータ
かエラーの彬合に１ｄビツト・エラーであるとして、メ
モリセル１からの読み出しデータとは反対レベルのデー
タを正規のデータとして出力する＠ さらに従来において、２ビツトｉでのビット・エラーの
検出および訂正には、アドレス・コンピュータを用いる
方法がある。
ところが、前者の従来のメモリでは１ピツＩ・のビット
・エラーしかＪＪＩＴできず、しかもメモリセルアレイ
２においてｇ４′３方向と位・方向の両刀にメモリセル
１からのデータ３’＋−、み出しのためのビット紳を設
ける必要がある。このため、一般的なメモリのアーキテ
クチャ−であるｌ−ブラ向にはワード線を訂け、他方向
にはビット熟、を設けるというものに対し、余分なビッ
ト溜；を殻けなければならず、製造工程が欲蝦化する。
・エラーしかＪＪＩＴできず、しかもメモリセルアレイ
２においてｇ４′３方向と位・方向の両刀にメモリセル
１からのデータ３’＋−、み出しのためのビット紳を設
ける必要がある。このため、一般的なメモリのアーキテ
クチャ−であるｌ−ブラ向にはワード線を訂け、他方向
にはビット熟、を設けるというものに対し、余分なビッ
ト溜；を殻けなければならず、製造工程が欲蝦化する。
また、後者のアドレス・コンピユータラ用イる方法を半
導体メモリで’Ａｌｌする林、合にはアーキテクチャ−
が従来のメモリとは全く異なってしまい、設計が非常に
困難となる。その上、アドレスをメモリチソゾ内で■１
豹する必要があるために、アクセス時間が朴めて艮くな
ってし才う。
導体メモリで’Ａｌｌする林、合にはアーキテクチャ−
が従来のメモリとは全く異なってしまい、設計が非常に
困難となる。その上、アドレスをメモリチソゾ内で■１
豹する必要があるために、アクセス時間が朴めて艮くな
ってし才う。
この発明は上記のような事情を考ｐ：：ｔ、 してなさ
れたものであり、その目的は、従来の半４＋−４トメモ
リのアーキテクチャ−とほとんど変わらず、しｌｃがっ
て ｊｉ、’ｊ造エイ′Ｉが松軸化ぜすかっ設、；も７
号−易など、ト・エラー検出イＪ二能を（ｌｉ＋＋えた
メーτ；りを豚供することにある。
れたものであり、その目的は、従来の半４＋−４トメモ
リのアーキテクチャ−とほとんど変わらず、しｌｃがっ
て ｊｉ、’ｊ造エイ′Ｉが松軸化ぜすかっ設、；も７
号−易など、ト・エラー検出イＪ二能を（ｌｉ＋＋えた
メーτ；りを豚供することにある。
上記目的を３コノ玖するためこの発明にあっては、２進
叡からなるしｖビットのアドレスが付されているメモリ
セルｔ ｉｙ＋；方向および級方向にマトリクス状に［
ｉｔ４列してメモリセルアレイを（（，４成し、このメ
モリセルアレイにおいて４７（ｉ方向に１″−己列され
ている各１２１１分のメモリセルのうちこれらに伺され
ているアドレスの対応するビットがｌ：’；ｌレベル仙
ｉの論理にされているものに記１λ７されるデータどう
しのパリティをパリティ記僻部内の対応する／Ｊリテイ
記イ：λ１用セルに記憶させるようにしたものである。
叡からなるしｖビットのアドレスが付されているメモリ
セルｔ ｉｙ＋；方向および級方向にマトリクス状に［
ｉｔ４列してメモリセルアレイを（（，４成し、このメ
モリセルアレイにおいて４７（ｉ方向に１″−己列され
ている各１２１１分のメモリセルのうちこれらに伺され
ているアドレスの対応するビットがｌ：’；ｌレベル仙
ｉの論理にされているものに記１λ７されるデータどう
しのパリティをパリティ記僻部内の対応する／Ｊリテイ
記イ：λ１用セルに記憶させるようにしたものである。
以下図面を参照してこの発す１」の−実施例を費１明す
る。
る。
負′λ２図はこの発明を１ビツトのビット・エラーの検
ｌｉｔおよびｆｌ’ｉＦを行なうメモリに実が０しブで
」５；１合の＋ｉｌ（成を示す図である。第２図におい
て１）はそれぞれ１ビツトのデータｆ Ｗ［、＝’ （
、ｆ、：ｔするメモリセルであり、このメモリセル１〕
を４１．１７．方向に４個ずつかつ龜方向に４個ずつマ
） ＩＪクス状に配列して全体として１６ビツトのｌｒ
（：Ｉのメモリセルアレイ１２が４＋１１１Ｊｙ、さ
八る。・このメモリセルアレイ１２内のメモリセルｉ
Ｊ ｉｉ （’ｔ１’１方向のアドレスＸと級方向のア
ドレスＹとでアドレス指定がなされるようになっており
、；Ｉ３）常、メモリのアドレス？−Ｊ、２進数で表現
されるので、Ｘ（・ま（Ｘｌ ＊ ””ｎ ）ｅ Ｙは
（ｙｘ ａ−Ｖｎ ）というようにそれぞれｎビットの
論理の糾合せとなる。
ｌｉｔおよびｆｌ’ｉＦを行なうメモリに実が０しブで
」５；１合の＋ｉｌ（成を示す図である。第２図におい
て１）はそれぞれ１ビツトのデータｆ Ｗ［、＝’ （
、ｆ、：ｔするメモリセルであり、このメモリセル１〕
を４１．１７．方向に４個ずつかつ龜方向に４個ずつマ
） ＩＪクス状に配列して全体として１６ビツトのｌｒ
（：Ｉのメモリセルアレイ１２が４＋１１１Ｊｙ、さ
八る。・このメモリセルアレイ１２内のメモリセルｉ
Ｊ ｉｉ （’ｔ１’１方向のアドレスＸと級方向のア
ドレスＹとでアドレス指定がなされるようになっており
、；Ｉ３）常、メモリのアドレス？−Ｊ、２進数で表現
されるので、Ｘ（・ま（Ｘｌ ＊ ””ｎ ）ｅ Ｙは
（ｙｘ ａ−Ｖｎ ）というようにそれぞれｎビットの
論理の糾合せとなる。
々お、この実施例ではメモリセル１１が七Ｊ４方向に４
個ずつ、鯖方向に４個ずつそれぞれ配列されているので
、Ｘ、Ｙのアドレスはそれぞれ２ビツト、すなわちｎ−
２，とすればよい。そして佇シ方向のアドレスＸ−（Ｘ
Ｈ、Ｘｌ ）の法灯の絹合せはたとえば第２図に示す
ようになされている。
個ずつ、鯖方向に４個ずつそれぞれ配列されているので
、Ｘ、Ｙのアドレスはそれぞれ２ビツト、すなわちｎ−
２，とすればよい。そして佇シ方向のアドレスＸ−（Ｘ
Ｈ、Ｘｌ ）の法灯の絹合せはたとえば第２図に示す
ようになされている。
またこのメモリにはパリティ記悌音１）１３が設けられ
ている。このパリティ記憶ｆＡ Ｊ ｓには０ビツト目
、１ビ、ト目および２ビツト目の３ビツト分を１組とす
る・やリテイＭＥ’憶用セル１４が、前記メモリセル配
列内リにおいて（ｊ゛１１方向列されているメモリセル
１１の配列の数に対応した数だけ設けられている。
ている。このパリティ記憶ｆＡ Ｊ ｓには０ビツト目
、１ビ、ト目および２ビツト目の３ビツト分を１組とす
る・やリテイＭＥ’憶用セル１４が、前記メモリセル配
列内リにおいて（ｊ゛１１方向列されているメモリセル
１１の配列の数に対応した数だけ設けられている。
そして上記パリティ記憶部１３内の各組の３つのセル１
４のうち、０ビツト目のものにはメモリセルアレイ１２
の対応するメモリセルｆａＬ″列内のすべての、すなわ
ち４個のメモリセル１）に記憶（されるデータに対する
パリティが、１ビツト目のものには同じメモリセル配タ
１：内のメモリセル１１のうちアドレスのＸｌ ビット
のＨ＋ｉｌｉ坤が１”にされている２つのメモリセル１
１に記憶（されるデータに対するパリティか、２ビツト
目のものには同じメモリセル配列内のメモリセル１１の
うちアドレスのＸｌ ビットの論理かｔ′１＃にされて
いる２つのメモリセル１１に記ｔＵされているデータに
文・１するパリティがそれぞれ記憶される。
４のうち、０ビツト目のものにはメモリセルアレイ１２
の対応するメモリセルｆａＬ″列内のすべての、すなわ
ち４個のメモリセル１）に記憶（されるデータに対する
パリティが、１ビツト目のものには同じメモリセル配タ
１：内のメモリセル１１のうちアドレスのＸｌ ビット
のＨ＋ｉｌｉ坤が１”にされている２つのメモリセル１
１に記憶（されるデータに対するパリティか、２ビツト
目のものには同じメモリセル配列内のメモリセル１１の
うちアドレスのＸｌ ビットの論理かｔ′１＃にされて
いる２つのメモリセル１１に記ｔＵされているデータに
文・１するパリティがそれぞれ記憶される。
このようなｔｅ１１成のメモリにおいで、任意のアドレ
ス指定を行なってメモリセルアレイ１２内の１つのメモ
リセルｌ〕からデータｋ 礎ｆ、み出す際、このメモリ
セル１１を含む列内のセルデータの前記した３ビツト分
のパリティを形成するとともに、このデータ＆ｊｌみ出
しが行なわれるメモリセル１ノが含まれる横方向のメモ
リセル配列に対応したパリティｉじ１．ｉ？音ｉＪＪ内
の１和の・臂すテイ記憶用セル１４に予め記ｔζ、され
ている３ビツトのパリティｋ Ｆｉミノ（み出す。そし
てこの３ビツトのパリティどうしを比較して各ビット、
の）４゛リテイが一致するか否かを検出する。たとえば
、い捷アドレスＸ＝＝（ｘｔ ｅ ｘｔ ）が（０，０
）に設定きれているメモリセル１ノからデータがＨ；ｌ
み出され、このセルにビット・エラーが生じているム７
°合、・にリテイ；ｊビ憶Ｈ（５１ｓ内の対応するＩ
Ａ’ｉｌのノクリテイｎｂ ｔｒｉ用セル１４のうちＯ
ビット［：１の・七゛リテイのみがデータ記１１社時と
は異なったものとなる。−力、アドレスＸ ＝＝ （Ｘ
ｉ ｔ Ｘｌ ）が（（１、１）に２．÷ン定されてい
るメモリセル１ノからデータが７１み出され、このセル
（（ビット・エラーが生じている１１２．台、・ぐリテ
イ［１１：・１．Ｆｊ、 ＋Δ［、Ｊ、？内の対比、す
るＩ Ａ４：ｌのパリティ″ｏ１．−’ｌ’、Ｈ，月］
セルＪ４のうち０ビツト目と１ビ、ト１」のノやりティ
かデータ記１；ｉ；’：Ｌ’、とはう」：なったものと
なる。また、アドレスＸ−（Ｘ、、Ｘｌ ）か（ｊ、０
）に設足されているメモリセル１ノからデータが４１；
み出され、このセルにビット・エラーが生じている」ン
。
ス指定を行なってメモリセルアレイ１２内の１つのメモ
リセルｌ〕からデータｋ 礎ｆ、み出す際、このメモリ
セル１１を含む列内のセルデータの前記した３ビツト分
のパリティを形成するとともに、このデータ＆ｊｌみ出
しが行なわれるメモリセル１ノが含まれる横方向のメモ
リセル配列に対応したパリティｉじ１．ｉ？音ｉＪＪ内
の１和の・臂すテイ記憶用セル１４に予め記ｔζ、され
ている３ビツトのパリティｋ Ｆｉミノ（み出す。そし
てこの３ビツトのパリティどうしを比較して各ビット、
の）４゛リテイが一致するか否かを検出する。たとえば
、い捷アドレスＸ＝＝（ｘｔ ｅ ｘｔ ）が（０，０
）に設定きれているメモリセル１ノからデータがＨ；ｌ
み出され、このセルにビット・エラーが生じているム７
°合、・にリテイ；ｊビ憶Ｈ（５１ｓ内の対応するＩ
Ａ’ｉｌのノクリテイｎｂ ｔｒｉ用セル１４のうちＯ
ビット［：１の・七゛リテイのみがデータ記１１社時と
は異なったものとなる。−力、アドレスＸ ＝＝ （Ｘ
ｉ ｔ Ｘｌ ）が（（１、１）に２．÷ン定されてい
るメモリセル１ノからデータが７１み出され、このセル
（（ビット・エラーが生じている１１２．台、・ぐリテ
イ［１１：・１．Ｆｊ、 ＋Δ［、Ｊ、？内の対比、す
るＩ Ａ４：ｌのパリティ″ｏ１．−’ｌ’、Ｈ，月］
セルＪ４のうち０ビツト目と１ビ、ト１」のノやりティ
かデータ記１；ｉ；’：Ｌ’、とはう」：なったものと
なる。また、アドレスＸ−（Ｘ、、Ｘｌ ）か（ｊ、０
）に設足されているメモリセル１ノからデータが４１；
み出され、このセルにビット・エラーが生じている」ン
。
合には、・りＩＪティ記＋’Ａ＃ ｉ？ｌｉ １３内の
対応する１糸ｉ］のパリティ乱°″１．穏用セル１４の
うぢＯビット目と２ビツト［１の）８リテイがデータ記
１．ζ（舶とは諺なったものと々る。さらにアドレスＸ
−（Ｘｌ 。
対応する１糸ｉ］のパリティ乱°″１．穏用セル１４の
うぢＯビット目と２ビツト［１の）８リテイがデータ記
１．ζ（舶とは諺なったものと々る。さらにアドレスＸ
−（Ｘｌ 。
（ｘ２ ）が（１，１）に設定されているメモリセル１
ノからデータがん「み出され、このセルにビット・エラ
ーが生じている」；合には、・ぞリデイ記ｔｉｊ２ Ｔ
；、１−ヨ内の対応する１ ｆ、ｉｆの・２リテイ翫゛
１．−・月１セル１４のうち０ビット目、１ビットＬ（
および２ビツト目のすべてのパリティかデータ！！ｌ：
（’、！、・町とは異なったものとなる。つオシ、ビ
ット・エラーが生じた集合、メモリセルアレイ１２にお
いてＧ’ｉ方向に配列されている各列内の４個のメモリ
セルＩ〕のうちビット・エラーか４１シじているＸアド
レスに対応して３ビツトのパリディビットのパターンか
変化する。このため、データｔＵｔみ出しＨ゛１にパリ
ティ記１λＩ’ｅｌＳｌ、３がら・ａ リテイをＩｒ’
１１み出し、これを用いてメモリセル１ノからの西、み
出しデータのパリティ・チェックヲ行なうことにより１
ビツトのピッｉ・・エラー４）；出を行なうことができ
る。ぞしてこのような手「七によってビット・エラーが
検出されたときには、そのメモリセル１ノからの島み出
Ｌ２データどはることかできる。
ノからデータがん「み出され、このセルにビット・エラ
ーが生じている」；合には、・ぞリデイ記ｔｉｊ２ Ｔ
；、１−ヨ内の対応する１ ｆ、ｉｆの・２リテイ翫゛
１．−・月１セル１４のうち０ビット目、１ビットＬ（
および２ビツト目のすべてのパリティかデータ！！ｌ：
（’、！、・町とは異なったものとなる。つオシ、ビ
ット・エラーが生じた集合、メモリセルアレイ１２にお
いてＧ’ｉ方向に配列されている各列内の４個のメモリ
セルＩ〕のうちビット・エラーか４１シじているＸアド
レスに対応して３ビツトのパリディビットのパターンか
変化する。このため、データｔＵｔみ出しＨ゛１にパリ
ティ記１λＩ’ｅｌＳｌ、３がら・ａ リテイをＩｒ’
１１み出し、これを用いてメモリセル１ノからの西、み
出しデータのパリティ・チェックヲ行なうことにより１
ビツトのピッｉ・・エラー４）；出を行なうことができ
る。ぞしてこのような手「七によってビット・エラーが
検出されたときには、そのメモリセル１ノからの島み出
Ｌ２データどはることかできる。
この”Ｚ ７Ｉｉ＝ｉ ［Ｉｌ’１１のメモリを半冶体
メモリで次男する曝５゛合、パリティ形成の際にはメモ
リセルアレイ１２内のセルデータＫ 横方向でのみＨ７
，”み出せＨｅよく、シンｔこかってメモリセルアレイ
１２には１；・１方向のみにビット線を設ければよい。
メモリで次男する曝５゛合、パリティ形成の際にはメモ
リセルアレイ１２内のセルデータＫ 横方向でのみＨ７
，”み出せＨｅよく、シンｔこかってメモリセルアレイ
１２には１；・１方向のみにビット線を設ければよい。
このため、従来の半ｉ、一体メモリのアーキテクチャ−
とほとんど変わらず、歓造工４）が猿雑化することを赳
けることができる。
とほとんど変わらず、歓造工４）が猿雑化することを赳
けることができる。
倒’ｒ、 ３ ＥＪはこの発明を２ビツトのビット・エ
ラーの検出および訂正を行なうメモリに実施した場合の
ｈＪす成を示す図である。この人か５例のメモリでは、
第２図のメモリにもう１つのノｊリティ記憶部１５が付
加されている。この・ぐリプ４ｂ２缶都１５には、メモ
リセルアレイ１２において帳方向に配列されているメモ
リセルツノの配夕１１の数に対応した数だけパリティ記
憶用セル１３が設けられておシ、これら各セル１３には
メモリセルアレイ１２の対応する幀方向でのメモリセル
配列内のすべての、すなわち４個のメモリセル１１に記
１．（されるデータに対する・、ＯＩＪティかそれぞれ
記憶される。
ラーの検出および訂正を行なうメモリに実施した場合の
ｈＪす成を示す図である。この人か５例のメモリでは、
第２図のメモリにもう１つのノｊリティ記憶部１５が付
加されている。この・ぐリプ４ｂ２缶都１５には、メモ
リセルアレイ１２において帳方向に配列されているメモ
リセルツノの配夕１１の数に対応した数だけパリティ記
憶用セル１３が設けられておシ、これら各セル１３には
メモリセルアレイ１２の対応する幀方向でのメモリセル
配列内のすべての、すなわち４個のメモリセル１１に記
１．（されるデータに対する・、ＯＩＪティかそれぞれ
記憶される。
このような構成のメモリにおいてデータを訪み出す烏合
、横方向のパリティ・チェックについては第２図のもの
と同様に行なう。またこのパリティ・チェックとともに
ＫＱ一方向での・々リテつ− イ・ヂエックを行なうことによシ、２ビツト１でのビッ
ト・エラー前圧を行なうことができる。
、横方向のパリティ・チェックについては第２図のもの
と同様に行なう。またこのパリティ・チェックとともに
ＫＱ一方向での・々リテつ− イ・ヂエックを行なうことによシ、２ビツト１でのビッ
ト・エラー前圧を行なうことができる。
／ことえばへ′−４しくに示ずように、アドレスＸ−（
ｘｌ １ Ｘ２ ）が（０，１）、（１，０）のところ
のメモリセル１ノにビット・エラーが任じた城１合（図
中Ｘ印を伺している）、データＦｌ−み出し時に形成さ
れる横方向のパＩＪティは・ｅ ｌティＬし”、俤部ヨ
中に△印を伺して示すように１ビツト目と２ビツト目の
ものがデータＬピ（、ｉ；：、 ［Ｆ９ ト（−Ｊ。
ｘｌ １ Ｘ２ ）が（０，１）、（１，０）のところ
のメモリセル１ノにビット・エラーが任じた城１合（図
中Ｘ印を伺している）、データＦｌ−み出し時に形成さ
れる横方向のパＩＪティは・ｅ ｌティＬし”、俤部ヨ
中に△印を伺して示すように１ビツト目と２ビツト目の
ものがデータＬピ（、ｉ；：、 ［Ｆ９ ト（−Ｊ。
異なったものとなる。さらにｒ−タルノ［、み出し峙に
形成される縦方向のパリティは、パリティ−ｃ“俤部１
５中にム印を伺して示すように、ビット・エラーが生じ
ている組方向のメモリセル配列に対応したものがデータ
記’ｒｌ’ｙ時とは異なったものとなる。したがって、
この場合、２つのパリティｋ ｆＸｇ部） 、？ 、
１５に予め記１λユされるｉ９リテイとデータ読み出し
時に形成されるパリティとを比■トν、することによっ
て、メモリセルアレイ便で生じるビット・エラーを２ビ
、トまで訂正することができる。
形成される縦方向のパリティは、パリティ−ｃ“俤部１
５中にム印を伺して示すように、ビット・エラーが生じ
ている組方向のメモリセル配列に対応したものがデータ
記’ｒｌ’ｙ時とは異なったものとなる。したがって、
この場合、２つのパリティｋ ｆＸｇ部） 、？ 、
１５に予め記１λユされるｉ９リテイとデータ読み出し
時に形成されるパリティとを比■トν、することによっ
て、メモリセルアレイ便で生じるビット・エラーを２ビ
、トまで訂正することができる。
この実が、Ｊ例回路では前記ｊｉｓ １ ＋ｔ＋に示す
従来のメモリと同４−．＝’に、メモリセルアレイ１２
Ｋ ｔ＋ＩＱ 方向とわ［方向の両方にピッ） ？ｈ
Ｓを７ｉｙ ｂ−ｊる必髪があるが、１ビツトのビット
・エラー削正と１ｒ１１４．１隻の１机′の垢加により
２ビツト分のビット・エラー言」コニを行なうことがで
きる。しかも従来のアドレス・コンピュータを用いるも
のに比べると玩在の半舒ン体メモリのアーキテクチヤー
ヲｌよとんどその−１： ｔ ｆｌＪ用することかでき
るので、容易に股′ｄ＋することかできる。 □ なお、」二記各実７１１’□例における・ンリティＩｒ
、１．ｚ ｙｌｎ′１１１の７）ζ：・（パリティや偶
数・ンリテイが月１いられる。
従来のメモリと同４−．＝’に、メモリセルアレイ１２
Ｋ ｔ＋ＩＱ 方向とわ［方向の両方にピッ） ？ｈ
Ｓを７ｉｙ ｂ−ｊる必髪があるが、１ビツトのビット
・エラー削正と１ｒ１１４．１隻の１机′の垢加により
２ビツト分のビット・エラー言」コニを行なうことがで
きる。しかも従来のアドレス・コンピュータを用いるも
のに比べると玩在の半舒ン体メモリのアーキテクチヤー
ヲｌよとんどその−１： ｔ ｆｌＪ用することかでき
るので、容易に股′ｄ＋することかできる。 □ なお、」二記各実７１１’□例における・ンリティＩｒ
、１．ｚ ｙｌｎ′１１１の７）ζ：・（パリティや偶
数・ンリテイが月１いられる。
この発明は上記した実於例に臥；足されるものではなく
混々の変形が司ａ）であることにｔいうまでもない。た
とえば上記孕一方ｉ；ｉ ｉ＋ｌＩにおいて、ノＰリテ
イ記憶部ノ３内の１ビツト目および２ビツト目のノソリ
テイ盲ｉ ｆ：Ｕｊ用セル１４には、メモリセルアレイ
１２において’ｌ￥方向に配４列されているメモリセル
１ノのうちそれぞれアドレスＸのｘ２ビット、ｘｌ ビ
ットがＭｉｉｊ ’Ｊ、匂Ｉ″ｌ＃にされている２つの
メモリセルのセルデータに対するノぞリテイを記ｆ、ｉ
：’させるＪＡ、’４合について説明したが、これはア
ドレスＸのＸ２ ビット、”１ ビットがｇ＋ｉｉ ）
１７４４″′０”ＶＣサれているメモリセルのセルデー
タに対するｉｅリテイｆ ｔＣｆｌｕさせるようにして
もよい・また、上ｇピ各丈於例ではメモリセルアレイ１
２が１６ビ、トの容部を１．１つｊム２合について説明
したが、これは必歇に応じて容ｔｒｔを股＞’Ｑずれば
よく、この容ｈ１に対応してパリティ酢怜部Ｉ３内の１
組のＡ ＩＪティ記悌用セル１４のｌノｅ増減すればよ
い。
混々の変形が司ａ）であることにｔいうまでもない。た
とえば上記孕一方ｉ；ｉ ｉ＋ｌＩにおいて、ノＰリテ
イ記憶部ノ３内の１ビツト目および２ビツト目のノソリ
テイ盲ｉ ｆ：Ｕｊ用セル１４には、メモリセルアレイ
１２において’ｌ￥方向に配４列されているメモリセル
１ノのうちそれぞれアドレスＸのｘ２ビット、ｘｌ ビ
ットがＭｉｉｊ ’Ｊ、匂Ｉ″ｌ＃にされている２つの
メモリセルのセルデータに対するノぞリテイを記ｆ、ｉ
：’させるＪＡ、’４合について説明したが、これはア
ドレスＸのＸ２ ビット、”１ ビットがｇ＋ｉｉ ）
１７４４″′０”ＶＣサれているメモリセルのセルデー
タに対するｉｅリテイｆ ｔＣｆｌｕさせるようにして
もよい・また、上ｇピ各丈於例ではメモリセルアレイ１
２が１６ビ、トの容部を１．１つｊム２合について説明
したが、これは必歇に応じて容ｔｒｔを股＞’Ｑずれば
よく、この容ｈ１に対応してパリティ酢怜部Ｉ３内の１
組のＡ ＩＪティ記悌用セル１４のｌノｅ増減すればよ
い。
以上１１も？、明したようにこの発明によれば、従来の
半冶体メモリのアーキテクチャ−とほとんど変わらず、
したがって、犯゛（造工程が社・雑化せずかつ設７４４
も容易なビット・エラー４１出イ戊能をｔｉえたメモリ
を提供することができる。
半冶体メモリのアーキテクチャ−とほとんど変わらず、
したがって、犯゛（造工程が社・雑化せずかつ設７４４
も容易なビット・エラー４１出イ戊能をｔｉえたメモリ
を提供することができる。
第１図は従来のメモリの宿成しく１、第２図はこの発明
の一実施例の構成を示す図、第３図はこの発明の他の火
りしｊｌの構成を示す図、第４し１は第３図の実施例を
説明するための、１′１°４成図である。 １）・・・メモリセル、ノ２・・・メモリセルアレイ、
１ 、？ 、 １５・・・ノぐリテイ記憶部、１４・・
・パリティ’ｉＩｒ： Ｎ’ Ｒｉミセル 出［１人代理人 弁理士 鈴 江 武 彦第１図 第 ２ 図 １１４ 汀 ３ 門 第 ４ 図
の一実施例の構成を示す図、第３図はこの発明の他の火
りしｊｌの構成を示す図、第４し１は第３図の実施例を
説明するための、１′１°４成図である。 １）・・・メモリセル、ノ２・・・メモリセルアレイ、
１ 、？ 、 １５・・・ノぐリテイ記憶部、１４・・
・パリティ’ｉＩｒ： Ｎ’ Ｒｉミセル 出［１人代理人 弁理士 鈴 江 武 彦第１図 第 ２ 図 １１４ 汀 ３ 門 第 ４ 図
Claims (2)
- （１）２進数からなる複数ビットのアドレスが付されて
いる単位データ記憶手段を第１の方向およびこれと交差
する第２の方向にマトリクス状に配列してなるデータ記
憶部と、上記第１゜第２の少なくとも一方の方向に配列
されている各１列分の単位データ記憶手段のうちこれら
に付されているアドレスの対応するビットが同−論理に
されているものに記憶されるデータに対するパリティを
それぞれ記憶するハリティ記憶手段が設けられているパ
リティ記憶部とを具備したことを特徴とするビット・エ
ラー検出機能を備えたメモリ。 - （２）前記パリティ記憶■ｂは、前記第１．第２の少な
くとも一方の方向に配列されている各１列分のすべての
単位データ記憶手段に記憶されるデータに対するノｆリ
テイをそれぞれ記憶するノ４リテイ記憶手段が設けられ
ている特許請求の範囲第１項に記憶 埴のビット・エラー検出機能を備えたメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039507A JPS60183653A (ja) | 1984-03-01 | 1984-03-01 | ビツト・エラ−検出機能を備えたメモリ |
| KR1019850001041A KR890005049B1 (ko) | 1984-03-01 | 1985-02-19 | 비트에러검출기능을 갖는 반도체메모리장치 |
| US06/705,788 US4679196A (en) | 1984-03-01 | 1985-02-26 | Semiconductor memory device with a bit error detecting function |
| EP85102254A EP0153752B1 (en) | 1984-03-01 | 1985-02-28 | Semiconductor memory device with a bit error detecting function |
| DE8585102254T DE3587374T2 (de) | 1984-03-01 | 1985-02-28 | Halbleiterspeichergeraet mit einer bit-fehlererkennungsfunktion. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039507A JPS60183653A (ja) | 1984-03-01 | 1984-03-01 | ビツト・エラ−検出機能を備えたメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183653A true JPS60183653A (ja) | 1985-09-19 |
Family
ID=12554953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039507A Pending JPS60183653A (ja) | 1984-03-01 | 1984-03-01 | ビツト・エラ−検出機能を備えたメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4679196A (ja) |
| EP (1) | EP0153752B1 (ja) |
| JP (1) | JPS60183653A (ja) |
| KR (1) | KR890005049B1 (ja) |
| DE (1) | DE3587374T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849978A (en) * | 1987-07-02 | 1989-07-18 | International Business Machines Corporation | Memory unit backup using checksum |
| JP2664236B2 (ja) * | 1989-02-01 | 1997-10-15 | 富士通株式会社 | 半導体記憶装置 |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
| US5164944A (en) * | 1990-06-08 | 1992-11-17 | Unisys Corporation | Method and apparatus for effecting multiple error correction in a computer memory |
| JP3073610B2 (ja) * | 1992-09-22 | 2000-08-07 | 株式会社東芝 | 半導体記憶装置 |
| EP0709776B1 (en) * | 1994-10-31 | 2000-02-23 | STMicroelectronics S.r.l. | Method for detecting and correcting an error in a multilevel memory and memory device implementing the method |
| DE10245639A1 (de) * | 2002-09-30 | 2004-04-15 | Siemens Ag | Verfahren zur Bitfehlerreduzierung einer zu übertragenden Datenbitfolge und zur empfangseitigen Decodierung dieser Datenbitfolge |
| US7010741B2 (en) * | 2002-10-29 | 2006-03-07 | Mosaid Technologies | Method and circuit for error correction in CAM cells |
| CA2447204C (en) * | 2002-11-29 | 2010-03-23 | Memory Management Services Ltd. | Error correction scheme for memory |
| JP2005203064A (ja) * | 2004-01-19 | 2005-07-28 | Toshiba Corp | 半導体記憶装置 |
| JP5179726B2 (ja) * | 2006-06-27 | 2013-04-10 | マーベル ワールド トレード リミテッド | 半導体デバイス |
| JP2008059711A (ja) * | 2006-09-01 | 2008-03-13 | Toshiba Corp | 半導体記憶装置 |
| US20080281572A1 (en) * | 2007-05-10 | 2008-11-13 | Ruchir Puri | Integrated circuit (ic) design method and method of analyzing radiation-induced single-event upsets in cmos logic designs |
| KR20180138394A (ko) * | 2017-06-21 | 2018-12-31 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152708A (ja) * | 1974-11-05 | 1976-05-10 | Casio Computer Co Ltd |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3599146A (en) * | 1968-04-19 | 1971-08-10 | Rca Corp | Memory addressing failure detection |
| US3806716A (en) * | 1972-07-17 | 1974-04-23 | Sperry Rand Corp | Parity error recovery |
| JPS55105897A (en) * | 1979-01-31 | 1980-08-13 | Hitachi Koki Co Ltd | Memory device |
| US4317201A (en) * | 1980-04-01 | 1982-02-23 | Honeywell, Inc. | Error detecting and correcting RAM assembly |
| US4412314A (en) * | 1980-06-02 | 1983-10-25 | Mostek Corporation | Semiconductor memory for use in conjunction with error detection and correction circuit |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| US4365332A (en) * | 1980-11-03 | 1982-12-21 | Fairchild Camera And Instrument Corp. | Method and circuitry for correcting errors in recirculating memories |
| US4371963A (en) * | 1980-12-24 | 1983-02-01 | Ncr Corporation | Method and apparatus for detecting and correcting errors in a memory |
| JPS6042560B2 (ja) * | 1981-03-17 | 1985-09-24 | 日本電信電話株式会社 | 半導体記憶装置 |
| US4453251A (en) * | 1981-10-13 | 1984-06-05 | Burroughs Corporation | Error-correcting memory with low storage overhead and fast correction mechanism |
| US4464755A (en) * | 1982-03-26 | 1984-08-07 | Rca Corporation | Memory system with error detection and correction |
-
1984
- 1984-03-01 JP JP59039507A patent/JPS60183653A/ja active Pending
-
1985
- 1985-02-19 KR KR1019850001041A patent/KR890005049B1/ko not_active IP Right Cessation
- 1985-02-26 US US06/705,788 patent/US4679196A/en not_active Expired - Lifetime
- 1985-02-28 EP EP85102254A patent/EP0153752B1/en not_active Expired - Lifetime
- 1985-02-28 DE DE8585102254T patent/DE3587374T2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152708A (ja) * | 1974-11-05 | 1976-05-10 | Casio Computer Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0153752A2 (en) | 1985-09-04 |
| US4679196A (en) | 1987-07-07 |
| DE3587374D1 (de) | 1993-07-08 |
| KR850007159A (ko) | 1985-10-30 |
| EP0153752A3 (en) | 1988-11-30 |
| EP0153752B1 (en) | 1993-06-02 |
| DE3587374T2 (de) | 1993-09-23 |
| KR890005049B1 (ko) | 1989-12-08 |
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