DE2335824B2 - Schaltungsanordnung und Verfahren zum Prüfen der Richtigkeit von Verbindungen - Google Patents
Schaltungsanordnung und Verfahren zum Prüfen der Richtigkeit von VerbindungenInfo
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Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung bzw. auf ein Verfahren zum Prüfen der Richtigkeit
von Verbindungen nach dem Oberbegriff des Patentanspruchs 1 bzw. 7.
Diese Schaltungsanordnung ist insbesondere als sogenanntes »Rückwandprüfgerät« einsetzbar, um
festzustellen, ob zahlreiche Anschlußpunkte in einem gewünschten Netzwerkmuster miteinander verbunden
sind und ob irgendwelche unerwünschten Zwischenverbindungen vorliegen.
Eine Schaltungsanordnung der eingangs genannten Art ist bekannt (DE-OS 16 16 386). Bei dieser Schaltungsanordnung
werden zunächst zwei ausgewählte Anschlußpunkte rmt einer ersten bzw. zweiten Schiene
verbunden. Diese Anschlußpunkte werden der Reihe nach durch die anderen Anschlußpunkte ersetzt, wobei
jedesmal auf Unterbrechungsfreiheit geprüft wird, was aber aufwendig und zeitraubend ist.
Da elektronische Schaltungen immer ausgefeilter und komplizierter werden, ist es immer schwieriger
festzustellen, ob die Verdrahtung korrekt aufgebaut ist, und Fehler zu lokalisieren, falls einmal das Vorhandensein
eines Fehlers festgestellt wurde. In einigen Digitalrechnersystemen z. B. ist eine große Zahl von
Schaltplatten oder -karten vorhanden, wobei jede in der Größenordnung von 100 Anschlußpunkten liegt, die
nebeneinander in einen Gestellrahmen eingesteckt werden, der eine entsprechende Vielzahl von Kantensteckerfassungen
aufweist. Die Verbindungen zwischen den Platten werden durch eine Verdrahtung hergestellt,
die die Steckerfassungsanschlüsse z. B. durch Lot- oder »wire-wrap«-Verbindungen zusammenschaltet.
Da das Verbindungsmuster in einer solchen Schaltung in der Regel kompliziert ist und da die Zahl von
Anschlußpunkten in jedem Netzwerk ferner veränderlich sein kann, ist die Möglichkeit eines Verdrahtungsfehlers relativ hoch. Ein derartiger Fehler kann z. B. in
einer fehlenden gewünschten Verbindung bestehen. Um sicherzugehen, daß eine derartige Schaltung einwandfrei
verdrahtet ist, muß deshalb festgestellt werden, ob alle gewünschten Verbindungen existieren und ob keine
unerwünschten Verbindungen vorhanden sind. Eine solche Operation von Hand durchzuführen, erfordert
einen enormen Zeitaufwand, wobei noch die Möglichkeit von Fehlern beim Prüfprozeß selbst hinzukommt.
Da der Prüfprozeß selbst von Natur aus iterativ ist und die erschöpfende Bewertung einer großen Zahl von
Verbindungskombinationen oder -permutationen erfordert,
ist bereits erwogen worden, diesen Prüfprozeß rechnergesteuert durchzuführen. Wenn jedoch die Zahl
der Anschlußpunkte in einer gegebenen Schaltung zunimmt, wird die erforderliche Zeit sogar für die
Rechnerprüfung bemerkenswert hoch. Damit der Rechner willkürlich ausgewählte Paare aus der Vielzahl
von beteiligten Anschlußpunkten prüft, müssen weiterhin Verbindungen zwischen jeweils allen Anschlußpaaren
in der zu prüfenden Matrix hergestellt werden. Eine große Zahl von Verbindungen, die zurück zum Rechner
führen, bedingt eine lange Zeitdauer für das Prüfen. Weiterhin nimmt die statistische Möglichkeit eines
Leiterbruchs oder von fehlerhaften Verbindungen merklich zu.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung und ein Verfahren der eingangs
genannten Art zum maschinellen Prüfen auf Kurzschlüsse und Unterbrechungen von Leitungszügen anzugeben,
wobei das richtige Auswählen einer gewünschten Gruppe von Anschlußpunkten auch dann möglich sein
soll, wenn sich die Größe der Gruppe zwischen einem und allen Anschlußpunkten ändert.
Die Lösung dieser Aufgabe ist erfindungsgemäB durch die Merkmale des kennzeichnenden Teils des
Patentanspruches 1 bzw. 7 gegeben.
Die Erfindung ermöglicht eine Schaltungsanordnung und ein Verfahren zum maschinellen Prüfen auf
Kurzschlüsse und Unterbrechungen von Leitungszügen, wobei das richtige Auswählen einer Gruppe von
Anschlußpunkten auch dann möglich ist, wenn sich die Größe der Gruppe zwischen einem und allen Anschlußpunkten
ändert.
Durch die Erfindung werden also eine Schaltungsanordnung und ein Verfahren zum Prüfen von insbesondere
Rückwandverdrahtungen angegeben, um festzustellen, ob alle gewünschten Verbindungen existieren und
ob irgendwelche unerwünschten Verbindungen vorhanden sind. Solche Rückwandverdrahtungen enthalten
eine Vielzahl von Anschlußpunkten, die in willkürlicher Weise miteinander verbunden werden können, um so
mehrere Netzwerke aus zusammengeschalteten An schlußpunkten zu bilden. Die Schaltungsanordnung
verwendet eine Prüfschalteinrichtung für jeden Anschlußpunkt. Bei Adressierung wird jeder Anschlußpunkt
zunächst mit einer ersten Schiene verbunden und nach Beendigung des Adressiervorganges mit einer
zweiten Schiene, wobei diese zweite Verbindung unter der Kontrolle der Speichereinrichtung verbleibt, die
jeder Prüfschalteinrichtung zugeordnet ist. Vor der Adressierung ist jeder Anschlußpunkt tatsächlich von
der Prüfschalteinrichtung getrennt, und sein Potential kann »schwimmen« bzw. erdfrei sein. Da die aufeinanderfolgenden
Anschlußpunkte in einem gegebenen Netzwerk adressiert sind, prüft die Schaltungsanordnung
die Unterbrechungsfreiheit zwischen der ersten und der zweiten Schiene, um festzustellen, cb die
gewünschten Verbindungen existieren. Nachdem alle Anschlußpunkte, die sich in dem ausgewählten Netzwerk
befinden sollten, in eine gespeicherte Verbindung mit der zweiten Schiene gebracht sind, werden alle
verbleibenden Punkte gemeinsam in eine Verbindung mit der ersten Schiene geschaltet. Eine Trennungsprüfung
zu diesem Zeitpunkt stellt fest, ob irgendwelche unerwünschten, das ausgewählte Netzwerk beeinflus-
sende Verbindungen vorhanden sind.
Die Erfindung wird nachfolgend an Hand der Zeichnung beispielsweise näher erläutert. Es zeigt
F i g. 1 ein Schaltbild der erfindungsgemäßen Schaltungsanordnung mit einer Gruppe von acht Anschlußpunkten
und den zugehörigen Decodieren,
F i g. 2 eine Funktionstabelle für eine Decodiermatrix der Schaltungsanordnung von F i g. 1 und
F i g. 3 eine sequentielle Funktionstabelle für eine in der Schaltungsanordnung von F i g. 1 verwendete
Prüfschalteinrichtung.
Es folgt nun eine Beschreibung eines bevorzugten Ausführungsbeispiels. Die bevorzugte Ausführung einer
Schaltungsanordnung nach der Erfindung benutzt integrierte komplementär-symmetrische Metall-Oxid-Halbleiter-Schaltkreise.
Solche integrierten Schaltungen werden gewöhnlich als COS/MOS- oder C-MOS-Schaltungen
bezeichnet. Wie nachstehend genauer erklärt wird, passen die Eigenschaften solcher Schaltungen
genau zu den Entwurfseigenschaften, die im dargestellten Ausführungsbeispiel gebraucht werden.
Allgemein kann festgestellt werden, daß konventionelle Logikfamilien von Schaltungen zum größten Teil
aus einzelnen Logikgattern aufgebaut sind, von denen jedes sowohl P- als auch N-Kanal-Feldeffekttransistoren
enthält, die durch Anwendung des MOS-Herstellungsprozesses
gefertigt werden. Die Verwendung des Komplementär-Symmetrie-Entwurfs erlaubt, daß die
einzelnen Gatter in beiden binären logischen Zuständen im wesentlichen stromlos arbeiten. Weiterhin resultiert
die MOS-Technologie in einem Aufbau mit isoliertem Tor, was sicherstellt, daß in beiden binären Zuständen
praktisch kein Steuerstrom für ein Gatter erforderlich ist. Es gibt breite Fertigungsprogramme von Standard-C-MOS-Logikschaitkreisen
her, die von einzelnen Gattern bis zur sogenannten Mittelschaltkreisintegration (MSI) und zur Großschaltkreisintegration (LSI)
reichen, und kundendefinierte Logikschaltkreise, die durch Baueinheiten aus konventionellen Logikelementen
aufgebaut sind.
Bekanntlich müssen die Ausgangstransistoren in einer typischen integrierten C/MOS-Schaltung eine wesentlich
größere Fläche auf dem Chip einnehmen als jene Transistoren, aus denen die inneren logischen Gatter
bestehen. Der Grund dafür ist, daß die Ausgangstransistoren mehrere Eingangsschaltungen oder eine wesentliche
Leiterlänge betreiben sollen, was z. B. eine große Ausgangsbelastbarkeit bedeutet, oder daß sie andererseits
einen merklichen Strom in eine Last liefern müssen. Demgemäß wird das Schalten von Strom am Ausgang
üblicherweise getrennt oder entkoppelt von den internen Logikschaltungen behandelt. Weiterhin spielen
in der Ausgangsschaltung der Erfindung weitere Überlegungen eine Rolle, die die lineare Aussteuerbarkeit
und die notwendigen logischen Funktionen betreffen. Die Ausgangstransistoren in F i g. 1 sind
deshalb individuell gekennzeichnet, obwohl die Steuerschaltungen für diese Ausgangstransistoren in der
konventionellen Symbolik für NAND/NOR-Logik definiert sind.
Die in F i g. 1 gezeigte Schaltung wird angeschlossen, um zu den Zustand einer Gruppe von acht Anschlußpunkten
zu prüfen; die Schaltung wird vorzugsweise auf einem einzigen Halbleiterchip aufgebaut. Wie weiter
unten verdeutlicht wird, ist die Zahl der erforderlichen Anschlüsse für diese spezielle Logikschaltung für eine
industrielle Standard-Verpackung geeignet, z. B. für ein »Dual-in-line«-Gehäuse mit 16 Anschlüssen. Oben
wurde festgestellt, daß die gesamte Matrix der zu prüfenden Anschlußpunkte in der Größenordnung
100 000 Punkte umfassen kann, wodurch ein gesamtes Prüfsystem gemäß vorliegender Erfindung eine große
Zahl kundendefinierter integrierter Schaltkreise nach F i g. 1 umfaßt. Für jeden der acht durch die Schaltung
von F i g. 1 behandelten Anschlußpunkte ist je eine entsprechende Prüfschalteinrichtung 10—17 vorgesehen.
Die Prüfschalteinrichtungen 10 bis 17 sind identisch
ίο und nur die erste Prüfschalteinrichtung 10 ist im Detail
dargestellt.
Zwei der äußeren Leitungen an die Schaltung von F i g. 1 sind die Erdleitung oder -schiene 20 und eine
positive Stromversorgungsschiene 21. Mit diesen Versorgungspotentialen ist jede der Einrichtungen
10—17 versehen, wobei die Versorgungsklemmen an den Ausgangsschaltungen in üblicher Weise mit den
Bezeichnungen Vdd und Vss gekennzeichnet sind. Vdd kennzeichnet die positive Stromversorgung, Vss die
Erdstromversorgung. Wie nachstehend genauer beschrieben wird, steuert jede Einrichtung 10—17 den
Zustand eines zugehörigen Anschlußpunktes in der zu prüfenden Matrix, wobei diese Verbindungen durch
entsprechende Schaltungsausgangsleitungen 30—37 hergestellt werden.
Jede Einrichtung 10—17 enthält vier FET-Ausgangstransistoren,
einen P-Kanal-Transistor 25 und drei N-Kanal-Transistoren 27, 28 und 29. Wie nachstehend
genauer erklärt wird, kann diese Ausgangsanordnung als 3-Zustands-Schaltung arbeiten; sie bewirkt, daß die
entsprechende Ausgangsleitung 30—37 entweder mit einer der Stromversorgungsschienen verbunden oder
von dieser getrennt wird. Die Verbindungen der einzelnen Transistoren sind wie folgt: Der P-Kanal-Transistor
25 wird zwischen der positiven Stromversorgungsschiene 21 und der entsprechenden Ausgangsleitung
30 angeschlossen, während der N-Kanal-Transistor 27 zwischen der negativen Stromversorgungsschiene 20
und der Ausgangsleitung liegt. Dem Leitweg durch den
•to Transistor 27 ist ein anderer Weg parallel geschaltet,
der aus den beiden in Serie geschalteten Transistoren 28 und 29 besteht. Mit andern Worten: Die Ausgangsleitung
30 kann an die Erdstromversorgungsschiene entweder über den Transistor 27 oder über die
Serienschaltung aus den Transistoren 28 und 29 angeschlossen werden. Wie nachstehend näher erklärl
wird, wird der zuletzt genannte Serienweg benutzt, um das Vorhandensein von unerwünschten Verbindungen
zu prüfen.
Jede Einrichtung 10—17 enthält ferner eine Flipflopoder Speichereinrichtung 39, die aus einem Paar über
Kreuz geschalteter NOR-Gatter 40 und 41 besteht. Die Ausgangssignale von Flipflop 39 sind wie üblich mit Q
und Q bezeichnet. An einem der Eingänge der Schaltung von F i g. 1 iiegt ein Rücksetzsignal (Löschsignal), das
allen Einrichtungen 10—17 über eine Schaltungseingangsleitung 43 gemeinsam zugeführt wird. Diese:
Signal ist mit R bezeichnet und wird an das Flipflop 3i so angelegt, daß dieses einen Löschzustand einnimmt
bei dem das Ausgangssignal Q auf niedrigem Potentia ist.
Drei der Eingänge (Ai-A3) der Schaltung vor
F i g. 1 dienen für decodierte Adressiersignale, währenc ein vierter Eingang für die Zuführung eines Chip-Durch·
ά5 schaltsignals CEdient. Das Chip-Durchschaltsignal unc
die Adressicrsignalc werden an einen im wesentlicher konventionellen Decodierer 50 angelegt. Die Adressiersignale
Ai-A3 werden in üblicher i-aus-8-Technil·
decodiert, um ein entsprechendes Auswahlsignal für jede der Prüfschalteinrichtungen 10—17 zu erzeugen,
wobei die entsprechenden Prüfsignale mit S0—S7 bezeichnet sind. Eine einzelne Prüfschalteinrichtung
10—17 kann als durchgeschaltet oder adressiert betrachtet werden, wenn das entsprechende Auswahlsignal
auf hohem logischem Potential liegt. Die Erzeugung eines hohen oder bejahenden Auswahlsignals
für jede Einrichtung ist ebenfalls von der Anwesenheit eines hohen logischen Potentials am
Chip-Durchschalteingang abhängig. Die Funktionstabelle für diesen Decodierer ist in F i g. 2 wiedergegeben,
in der L einen niedrigen Ein- oder Ausgangszustand, H einen hohen Ein- oder Ausgangszustand und X einen
indifferenten Zustand kennzeichnet.
Innerhalb jeder Einrichtung 10—17 wird das entsprechende
Auswahlsignal direkt an das Tor des N-Kanal-Transistors 27 und auch an den Setzeingang des
Flipflops 39 gelegt. Das entsprechende Auswahlsignal wird ferner über einen Inverter 53 an ein NAND-Gatter
55 gelegt, wo es mit dem Ausgangssignal ζ) vom Flipflop 39 verknüpft wird. Das Ausgangssignal des NAND-Gatters
55 wird an das Tor des P-Kanal-Transistors 25 angelegt. Da der Transistor 25 vom P-Kanal-Typ ist,
wird sein Kanal durch die Anwendung eines niedrigen Signals leitend gemacht, im Gegensatz zu den
N-Kanal-Transistoren 27—29, die durch ein hohes Signal leitend gemacht werden.
Die Leitung durch den N-Kanal-Transistor 28 wird vom Ausgangssignal Q des Flipflops 39 gesteuert,
während die Leitung durch den N-Kanal-Transistor 29 durch ein Torsignal G gesteuert wird. G stellt einen der
Eingänge des Systems von F i g. 1 dar und wird gemeinsam an alle Prüfschalteinrichtungen 10—17
angelegt. Da das Torsignal G direkt an die Torklemme jedes Transistors 29 angeschaltet wird, ohne Zwischenschaltung
von logischen digitalen oder schaltbaren Verbindungsgattern, ist ersichtlich, daß die Leitung des
Transistors 29 stetig oder linear gesteuert werden kann, im Unterschied zur abrupten sprungförmigen Übergangscharakteristik
der digitalen Steuersignale.
In Übereinstimmung mit dem Vorhergehenden ist die interne Arbeitsweise jeder der Einrichtungen 10—17
wie folgt, wobei bezug auf die sequentielle Funktionstabelle von F i g. 3 genommen wird. Wenn das Löschsignal
in den hohen Zustand geht, wird das Flipflop 39 gelöscht, so daß sein Ausgangssignal Q in den niedrigen
und das Ausgangssignai Q in den hohen Zustand geht. Unter der Annahme, daß das entsprechende Auswahlsignal
nicht im hohen Zustand ist, ist der N-Kanal-Transistor 27 ausgeschaltet und der P-Kanal-Transistor 25
wird durch den niedrigen Zustand des Signals Q am Einschalten gehindert. Während der N-Kanal-Transistor
28 durch das Signal Q eingeschaltet wird, kann keine wirkliche Leitung über diesen Weg entstehen,
solange der N-Kanal-Transistor 29 nicht eingeschaltet ist. Da die Ausgangsleitung 30 somit weder auf die
Erdschiene noch auf die positive Stromversorgungsschiene geschaltet ist, ist sie tatsächlich isoliert oder auf
einem frei schwimmenden Potential zwischen den beiden Stromversorgungspegeln. Dieser Zustand ist in
der Funktionstabelle von Fig.3 durch die Bezeichnung
»Aus« gekennzeichnet.
Wenn der Speicher 39 gelöscht ist, stellt das Anlegen des Torsignals einen leitenden Weg her, indem der fe5
Transistor 29 eingeschaltet wird und somit die Ausgangsleitung 30 auf Erdpotential gelegt wird, wie im
zweiten Schritt der sequentiellen Funktionstabelle von F i g. 3 gezeigt wird. Wie die Schritte 3 und 4 der
Funktionstabelle zeigen, kann das Torsignal G den Zustand der Ausgangsleitung 30 zwischen seinem
isolierten und seinem niedrigen Zustand steuern, sogar nachdem das Löschsignal beendet ist, solange das
Flipflop 39 in seinem Löschzustand verbleibt.
Wenn das entsprechende Auswahlsignal als Antwort auf die geeignete Verknüpfung der Adressier- und
Durchschaltsignale an eine gegebene Prüfschalteinheit 10—17 gelegt wird, wird ihr Flipflop 39 in den
Setzzustand gebracht und der entsprechende N-Kanal-Transistor 27 durch das Auswahlsignal direkt eingeschaltet.
Während dej^ N-Kanal-Transistor 28 direkt
vom Ausgangssignal Q des Flipflops 39 ausgeschaltet wird, wird verhindert, daß das Ausgangssignal Q des
Flipflops sofort den P-Kanal-Transistor 25 einschaltet, indem das invertierte Auswahlsignal als eines der
Eingangssignale des NAN D-Gatters 55 dient. Somit wird während der tatsächlichen Anwendung des
entsprechenden Auswahlsignals die entsprechende Ausgangsleitung 30 mit der Erdschiene über den
Transistor 27 verbunden und nicht mit der positiven Schiene über den P-Kanal-Transistor 25. Dieser Zustand
ist in der vierten Zeile der Funktionstabelle von F i g. 3 dargestellt. Nach Beendigung des Auswahlsignals kehrt
sich die Situation um. Durch die Rückkehr des Auswahlsignals in den niedrigen Pegel wird der
Transistor 27 abgeschaltet, während das resultierende Hochpegelsignal des Inverters 53 das Ausgangssignal Q
des Flipflops 39 durchschaltet und nach Durchlaufen des NAND-Gatters 55 den P-Kanal-Transistor 25 einschaltet.
Dies ist im Schritt 6 der sequentiellen Funktionstabelle von Fig.3 dargestellt. Wenn die Lösch- und
Auswahlsignale beide gleichzeitig angelegt werden, ein Zustand, der normalerweise nicht vorkommt, wird die
Ausgangsleitung 30 auf ihren niedrigen Zustand gezogen, unabhängig vom Zustand des Torsignals.
Wie bereits oben festgestellt wurde, kann eine Rückwand- oder Matrixanordnung aus zu prüfenden
Anschlußpunkten leicht die Größenordnung von 100 000 Anschlußpunkten umfassen. Dementsprechend
hat die erfindungsgemäße Schaltungsanordnung eine große Zahl von Schaltungen nach F i g. 1, zusammen mit
weiteren Adressier- und Auswahlschaltungen, damit diese Schaltungen individuell durchgeschaltet werden
können. Während eine besondere Schaltungsanordnung zur Adressierung und Steuerung eines derartigen Feldes
von Prüfschalteinrichtungen in einer Parallelanmeldung derselben Anmelderin (P 23 25 785.9-35) mit gleichem
Anmelde- und Prioritätstag beschrieben ist, sollte ersichtlich sein, daß andere derartige Systeme direkt
abgeleitet werden könnten, um diese Prüfschalteinrichtungen vorteilhaft einzusetzen. Es ist deshalb an dieser
Stelle zweckmäßig, zu beschreiben, wie die interne Arbeitsweise dieser einzelnen Prüfschalteinrichtung die
verallgemeinerte Prüfung von Netzwerkmatrizen stark erleichtert.
Ebenfalls wurde bereits erwähnt, daß der Senkenstrom der in dem dargestellten Ausführungsbeispiel
benutzten Logikgatter bei Verwendung des C/MOS-Aufbaus so gering ist, daß eine zwischen der positiven
und der Erdstromversorgungsschiene hergestellte Verbindung bzw. die Unterbrechungsfreiheit durch die
Ausgangstransistoren der Schaltung leicht erkennbar ist durch Betrachtung des erhöhten Senkenstroms in der
Stromversorgung, unabhängig vom Zustand der verschiedenen internen Gatter und Speicher. Demgemäß
kann die Existenz eines Netzwerkes aus Drahtverbin-
düngen zwischen einer Vielzahl von Anschlußpunkten durch aufeinanderfolgende Adressierung der Prüfschalteinrichtungen,
die zu diesen Anschlußpunkten in der Folge gehören, bestimmt oder geprüft werden, und
durch Messen, ob eine derartige Ausgangsschaltungsverbindung zwischen den Versorgungsschienen vorhanden
ist, wenn der sequentielle Prüfvorgang fortschreitet. Falls das Netzwerk vorhanden ist, wird eine derartige
angeschlossene Ausgangsschaltung gemessen, da jeder auf den ersten folgenden Anschlußpunkt adressiert ist. ι ο
Dies geschieht wie folgt: Während des Zeitraumes, in dem jede Prüfschalteinrichtung adressiert wird, wird der
entsprechende Anschlußpunkt mit der Erdstromversorgungsschiene über den entsprechenden N-Kanal-Transistor
27 verbunden. Da das Auswahlsignal auch das Setzen des entsprechenden Flipflops 39 verursacht,
bewirkt die folgende Beendigung des Auswahlsignals, daß der Anschlußpunkt dann über den P-Kanal-Transistor
25 mit der positiven Stromversorgungsschiene verbunden wird.
Wenn der erste Anschlußpunkt eines gegebenen Netzwerkes adressiert ist, wird keine Verbindung der
Ausgangsschaltung zwischen den Stromversorgungsschienen hergestellt, da sich alle anderen Anschlußpunkte
in der Matrix in ihrem Anfangs- oder isolierten Zustand befinden. Wenn jedoch der zweite und die
folgenden Anschlußpunkte, die das gewünschte Netzwerk bilden, adressiert werden, wird eine derartige
Verbindung vorhanden sein, falls das tatsächliche Netzwerk mit dem gewünschten Netzwerk übereinstimmt.
Der Verbindungsweg führt, von der Erdschiene ausgehend, durch den nun adressierten Transistor 27 der
Prüfschalteinrichtung zum entsprechenden Anschlußpunkt in der Matrix, durch das gerade geprüfte
Netzwerk zu den vorher adressierten Anschlußpunkten und durch die P-Kanal-Transistoren 25 in den vorher
adressierten Prüfschalteinrichtungen zur positiven Stromversorgungsschiene. Wie oben festgestellt wurde,
werden die P-Kanal-Transistoren in den vorher adressierten Prüfschakeinrichtungen durch die entsprechenden
Flipflop- oder Speicherschaltungen, die als jedem Anschlußpunkt zugeordnete Speicherelemente
wirken, im leitenden Zustand gehalten.
Während des Prüfvorganges an einem einzelnen Netzwerk wird jeder Anschlußpunkt des Netzwerkes «
der Reihe nach in eine gespeicherte Verbindung mit der positiven Schiene gebracht. Nachdem der letzte
Anschlußpunkt adressiert wurde, befinden sich demnach alle zum Netzwerk gehörenden Anschlußpunkte in
einer gespeicherten leitenden Verbindung mit der positiven Schiene. Um danach die Trennung des
ausgewählten Netzwerkes von allen anderen Anschlußpunkten der Matrix zu prüfen, d. h. um festzustellen, daß
keine falschen Verbindungen existieren, die dieses Netzwerk beeinflussen, wird nun das Torsignal G
angelegt, während der Versorgungsstrom angezeigt wird, um die Existenz einer Ausgangsschaltungsverbindung
zwischen den Versorgungsschienen festzustellen. Die Wirkung des gemeinsam angelegten Torsignals
besteht darin, alle verbleibenden Anschlußpunkte in der Matrix gleichzeitig mit der Erdstromversorgungsschiene
zu verbinden, indem die entsprechenden Transistoren 29 eingeschaltet werden. Da die interne Speicherschaltung
39 jeder Prüfschalteinrichtung 10—17 im gesetzten Zustand so arbeitet, daß der Transistor 28 in
Reihe mit dem Transistor 29 abschaltet, werden nur jene Einrichtungen vom gemeinsamen Torsignal betätigt, die
nicht vorher adressiert waren, um momentan einen leitenden Weg zwischen der entsprechenden Ausgangsleitung
und der Erdschiene herzustellen. Man kann somit zeigen, daß der zu jeder Prüfschalteinrichtung
gehörende interne Speicherschaltkreis oder das Speicherelement diese Operation ebenfalls erleichtert.
Wenn keine falschen, das gerade geprüfte Netzwerk beeinflussende Verbindungen vorhanden sind, bewirkt
das Anlegen des Torsignals keinen Anstieg im Versorgungssenkenstrom, der als Zeichen für eine
Verbindung der Ausgangsschaltung mit den Versorgungsschienen dient. Mit anderen Worten: Das geprüfte
Netzwerk kann als isoliert oder getrennt von den anderen Anschlußpunkten der Matrix angesehen
werden.
Wie bereits früher beschrieben wurde, erlaubt der direkte Zugriff zu den Toranschlüssen des Transistors
29 die Verwendung einer Sägezahnspannung, um diese Prüfung durchzuführen. Dies ist vorteilhaft, da während
der Trennungsprüfung eine große Zahl von Transistoren 29 plötzlich eingeschaltet wird. Während ein
einzelner Feldeffekt-Transistor, wie bereits erwähnt, eine Strombegrenzung eingebaut hat, könnte ein sich
durch die parallelgeschalteten Kanäle zahlreicher derartiger Transistoren erstreckender Leitweg die
Stromversorgung so stark belasten, daß ein steiler Abfall der Versorgungsspannung auftreten könnte, der
die in den verschiedenen Flipflops 39 gespeicherten Daten zerstören könnte. Durch Verwendung einer
Sägezahnspannung zum Ansteuern der Transistoren 29 kann ein erhöhter Senkenstrom, der eine Anzeige für
eine Ausgangsschaltungsverbindung darstellt, bei einem relativ geringen Strompegel gemessen werden, wonach
das angelegte gemeinsame Torsigna! beendet werden kann, damit eine derartige Überlastung verhindert wird.
Da es die Schaltungsanordnung nach der vorliegenden Erfindung zuläßt, mit dem steuernden Rechner
Prüfungen auf Unterbrechungsfreiheit auszuführen zwischen irgendeinem ausgewählten Paar von Anschlüssen
innerhalb der gesamten Matrix, ebenso jeden Anschluß oder eine Gruppe von Anschlüssen auf
Trennung zu den verbleibenden Anschlußpunkten der gesamten Matrix hin zu überprüfen, ist ersichtlich, daß
unter Verwendung von adaptiver Programmierung nach der Entdeckung eines Fehlers ein Suchprogramm
loslaufen kann und durch Prüfung und Ausschöpfen der verschiedenen Möglichkeiten jede einzelne falsche
Querverbindung isoliert werden kann. Die Länge des zu einer solchen Prüfung benötigten Programms wird
beträchtlich dadurch verkürzt, daß die Schaltungsanordnung eine Prüfung der Trennung des gerade geprüften
Netzwerkes gegenüber ausgewählten Gruppen von Anschlußpunkten erlaubt, so daß der Fehler allgemein
lokalisiert werden kann, bevor eine punktweise Prüfung zur Fehlerlokalisierung erfolgt.
Unter Ausnutzung der Vorteile der vorliegenden Schaltungsanordnung kann in stark vereinfachter Weise
sowohl das Vorhandensein und der Ort einer unbekannten Verbindung überprüft werden, als auch die Existenz
einer Verbindung zwischen irgendeinem ausgewählten Paar von Anschlußpunkten innerhalb der Matrix und in
ähnlicher Weise auch die Isolation irgendeiner Gruppe von Anschlußpunkten, die aus dem Rest der Matrix ein
Netzwerk bilden, bestimmt werden. Weiterhin ist ersichtlich, daß ein adaptives oder Lernprogramm
geschrieben werden kann, das ohne Vorkenntnis irgendeiner der Matrixverbindungen die Matrix vollständig
durchprüfen kann, um alle vorhandenen Verbindungen festzustellen. Die Ergebnisse dieser
Feststellung können als empirisch abgeleitete Verdrahtungsliste gebraucht werden. Während ein solches
untersuchendes Analyseprogramm natürlich wesentlich mehr Zeit als ein Prüfprogramm benötigt, das lediglich
mit der basierenden Annahme arbeitet, daß gewünschte, vorher definierte Verbindungen existieren, erlaubt die
erleichterte Prüfoperation der Schaltungsanordnung nach der vorliegenden Erfindung, daß eine derartige
empirische Lernprozedur in relativ kurzer Zeit hergestellt werden kann, d. h. es ist eine Angelegenheit von
Minuten, verglichen mit derjenigen Zeit, die erforderlich wäre, die Information über die Definition der Zwischenverbindungen
einer Matrix lediglich in einen Rechnerspeicher zu bringen. Somit kann die Schaltungsanordnung
nach der vorliegenden, mit Rechner-Steuerung arbeitenden Erfindung dann, wenn eine richtig verdrahtete
Matrix von Anschlußpunkten gegeben ist, diese Matrix analysieren und die Daten zur Definition der
verschiedenen Netzwerke abspeichern, die die Anschlußpunkte der Matrix miteinander verbinden. Infolgedessen
können andere Matrizen durch diese gespeicherte Information in relativ kurzen Zeitabständen
geprüft werden, um festzustellen, ob ihre Verdrahtung mit der des Originals übereinstimmt. Solch eine
Prozedur kann im Falle von verhältnismäßig kleinen
ίο Produktionsläufen höchst wünschenswert sein, wenn die
Kosten für die manuelle Eingabe oder Definition der Prüfinformation nicht über einen langen Produktionslauf abgeschrieben werden können. Ähnliche Vorteile
ergeben sich, wenn die Muster der Netzwerke, die die aus Anschlußpunkten gebildete Matrix verbinden,
häufig geändert werden.
Hierzu 1 Blatt Zeichnungen
Claims (7)
1. Schaltungsanordnung zum Prüfen der Richtigkeit von Verbindungen in einer Matrix von
Anschlußpunkten,
mit einer Prüfschalteinrichtung,
mit einer Speichereinrichtung und
mit einer Adressiereinrichtung,
mit einer Speichereinrichtung und
mit einer Adressiereinrichtung,
dadurch gekennzeichnet, daß für jeden Anschlußpunkt eine Prüfschalteinrichtung
(10—17) vorgesehen ist,
daß ein Decodierer (50) als die Adressiereinrichtung selektiv jede Prüfschalteinrichtung (10—17) mit codierten Auswahlsignalen adressiert, daß jede Prüfschalteinrichtung (10—17) im adressierten Zustand den entsprechenden Anschlußpunkt mit einer ersten, allen Prüfschalteinrichtungen (10—17) gsmeinsamen Schiene (20) verbindet,
daß jede Prüfschalteinrichtung (10—17) nach ihrer Adressierung den entsprechenden Anschlußpunkt mit einer zweiten, allen Prüfschalteinrichtungen (10—17) gemeinsamen Schiene (21) verbindet,
so daß Unterbrechungsfreiheit in einem Verbindungs-Netzwerk bestimmbar ist, indem auf Unterbrechungsfreiheit zwischen der ersten und der zweiten Schiene (20, 21) geprüft wird, während nacheinander die Prüfschalteinrichtungen (10—17) entsprechend den Anschlußpunkten adressiert sind,
daß jede Prüfschalteinrichtung (10—17) durch ein gemeinsam an alle Prüfschalteinrichtungen (10—17) gelegtes Rücksetzsignal in einen Anfangszustand rücksetzbar ist, in dem der entsprechende Anschlußpunkt von beiden Schienen (20,21) getrennt ist, und
daß jede Prüfschalteinrichtung (10—17) in ihrem Rücksetz-Zustand auf ein gemeinsam an mehrere Prüfschalteinrichtungen (10—17) gelegtes Torsignal anspricht, um den entsprechenden Anschlußpunkt mit der ersten Schiene (20) zu verbinden,
so daß Trennung eines zuvor adressierten Netzwer- *o kes von allen übrigen Anschlußpunkten bestimmbar ist, indem durch das Torsignal alle übrigen Anschlußpunkte mit der ersten Schiene (20) bei Prüfen auf Trennung zwischen der ersten und der zweiten Schiene (20,21) verbunden sind.
daß ein Decodierer (50) als die Adressiereinrichtung selektiv jede Prüfschalteinrichtung (10—17) mit codierten Auswahlsignalen adressiert, daß jede Prüfschalteinrichtung (10—17) im adressierten Zustand den entsprechenden Anschlußpunkt mit einer ersten, allen Prüfschalteinrichtungen (10—17) gsmeinsamen Schiene (20) verbindet,
daß jede Prüfschalteinrichtung (10—17) nach ihrer Adressierung den entsprechenden Anschlußpunkt mit einer zweiten, allen Prüfschalteinrichtungen (10—17) gemeinsamen Schiene (21) verbindet,
so daß Unterbrechungsfreiheit in einem Verbindungs-Netzwerk bestimmbar ist, indem auf Unterbrechungsfreiheit zwischen der ersten und der zweiten Schiene (20, 21) geprüft wird, während nacheinander die Prüfschalteinrichtungen (10—17) entsprechend den Anschlußpunkten adressiert sind,
daß jede Prüfschalteinrichtung (10—17) durch ein gemeinsam an alle Prüfschalteinrichtungen (10—17) gelegtes Rücksetzsignal in einen Anfangszustand rücksetzbar ist, in dem der entsprechende Anschlußpunkt von beiden Schienen (20,21) getrennt ist, und
daß jede Prüfschalteinrichtung (10—17) in ihrem Rücksetz-Zustand auf ein gemeinsam an mehrere Prüfschalteinrichtungen (10—17) gelegtes Torsignal anspricht, um den entsprechenden Anschlußpunkt mit der ersten Schiene (20) zu verbinden,
so daß Trennung eines zuvor adressierten Netzwer- *o kes von allen übrigen Anschlußpunkten bestimmbar ist, indem durch das Torsignal alle übrigen Anschlußpunkte mit der ersten Schiene (20) bei Prüfen auf Trennung zwischen der ersten und der zweiten Schiene (20,21) verbunden sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfschalteinrichtung
(10—17) Feldeffekttransistoren von komplementärem Leitfähigkeitstyp enthält.
3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der Decodierer (SO) und die Speichereinrichtung (39) C-MOS-Feldeffekttransistor-Logikelemente
enthalten,
daß die Prüfschalteinrichtung (10-17) MOS-Feldeffekttransistoren
von komplementärem Leitfähigkeitstyp aufweist, und
daß die erste und die zweite Schiene (20 bzw. 21) die Stromversorgungsschiene für die Logikelemente
und die Feldeffekttransistoren sind.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speichereinrichtung (39)
aus einem Flipflop mit einem Paar zusammengeschalteter NOR-Gatter (40,41) besteht.
5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß jede Prüfschalteinrichtung (10—17) einen MOS-Feldeffekttransistor (27) eines Leitfähigkeitstyps, der den entsprechenden Anschlußpunkt mit der
ersten Schiene (20) verbindet, und einen zweiten MOS-Feldeffekttransistor (25) des entgegengesetzten
Leitfähigkeitstyps enthält, der den entsprechenden Anschlußpunkt mit der zweiten Schiene (21)
verbindet, und
daß eine Trennungs-Priifschalteinrichtung zwei
MOS-Feldeffekttransistoren (28,29) eines Leitfähigkeitstyps
in Reihe aufweist, um einen leitenden Weg zwischen dem entsprechenden Anschlußpunkt und
der ersten Schiene (20) parallel zum ersten Feldeffekttransistor (27) zu bilden.
6. Schaltungsanordnung nach Anspruch 1 zum Prüfen einer Matrix von Verbindungspunkten, die in
einer beliebigen Zahl von Schaltungen zusammengeschaltet sind, dadurch gekennzeichnet, daß jede
Prüfschalteinrichtung (10—17) enthält:
einen ersten FET (Feldeffekttransistor) eines Leitfähigkeitstyps, der den entsprechenden Punkt an die
erste Schiene (20) anschließt;
zweite und dritte FETs des ersten Leitfähigkeitstyps in Reihe zueinander und parallel zum ersten FET;
einen FET von komplementärem Leitfähigkeitstyp zum ersten Leitfähigkeitstyp zwischen dem entsprechenden Punkt und der anderen Schiene (21);
ein COS/MOS-Flipflop mit einem Setz- und einem Rücksetz-Zustand;
zweite und dritte FETs des ersten Leitfähigkeitstyps in Reihe zueinander und parallel zum ersten FET;
einen FET von komplementärem Leitfähigkeitstyp zum ersten Leitfähigkeitstyp zwischen dem entsprechenden Punkt und der anderen Schiene (21);
ein COS/MOS-Flipflop mit einem Setz- und einem Rücksetz-Zustand;
eine Wähleinrichtung, die an den ersten FET ein entsprechendes Auswahlsignal für die Prüfschalteinrichtung
anlegt, um den ersten FET leitend zu machen, wobei das Auswahlsignal auch an das
Flipflop anlegbar ist, um dieses zu setzen;
eine COS/MOS-Toreinrichtung, die auf das Auswahlsignal anspricht und das Flipflop und den FET von komplementärem Leitungstyp miteinander verbindet, damit dieser durch das Flipflop im Setz-Zustand nach Beendigung des Auswahlsignals leitet, wobei der dritte FET nichtleitend bzw. leitend ist, wenn das Flipflop in seinem Setz- bzw. Rücksetz-Zustand ist;
eine COS/MOS-Toreinrichtung, die auf das Auswahlsignal anspricht und das Flipflop und den FET von komplementärem Leitungstyp miteinander verbindet, damit dieser durch das Flipflop im Setz-Zustand nach Beendigung des Auswahlsignals leitet, wobei der dritte FET nichtleitend bzw. leitend ist, wenn das Flipflop in seinem Setz- bzw. Rücksetz-Zustand ist;
eine Einrichtung, die ein allen Prüfschalteinrichtungen (10—17) gemeinsames Torsignal direkt der
Torelektrode des zweiten FET zuführt, so daß die Leitfähigkeit zwischen dem Punkt und der ersten
Schiene (20) durch ein stetig sich änderndes Torsignal progressiv zunimmt, wenn das Flipflop
sich in seinem RUcksetz-Zustand befindet;
eine Einrichtung, die ein allen Prüfschalteinrichtungen (10—17) gemeinsames Rücksetzsignal dem Flipflop zuführt, um dieses rückzusetzen; und
daß der Decodierer (50) einzelne Prüfschalteinrichtungen (10—17) durch codierte, gemeinsame an die Prüfschalteinrichtungen (10—17) angelegte Adressiersignale auswählt, wobei Unterbrechungsfreiheit in einem gewünschten Netzwerk durch aufeinanderfolgende Adressierung der Prüfschalteinrichtungen (10—17) entsprechend dem richtigen Punkt im Netzwerk prüfbar ist, während Unterbrechungsfreiheit zwischen den Schienen (20, 21) und Trennung des Netzwerkes durch Anlegen eines stetig steigenden Torsignals prüfbar sind, das gemeinsam an den zweiten FET in jeder Prüfschalteinrichtung (10-17) angelegt ist, wobei gleichzeitig die Prüfung auf ausreichende Trennung zwischen den Schienen (20, 21) erfolgt.
eine Einrichtung, die ein allen Prüfschalteinrichtungen (10—17) gemeinsames Rücksetzsignal dem Flipflop zuführt, um dieses rückzusetzen; und
daß der Decodierer (50) einzelne Prüfschalteinrichtungen (10—17) durch codierte, gemeinsame an die Prüfschalteinrichtungen (10—17) angelegte Adressiersignale auswählt, wobei Unterbrechungsfreiheit in einem gewünschten Netzwerk durch aufeinanderfolgende Adressierung der Prüfschalteinrichtungen (10—17) entsprechend dem richtigen Punkt im Netzwerk prüfbar ist, während Unterbrechungsfreiheit zwischen den Schienen (20, 21) und Trennung des Netzwerkes durch Anlegen eines stetig steigenden Torsignals prüfbar sind, das gemeinsam an den zweiten FET in jeder Prüfschalteinrichtung (10-17) angelegt ist, wobei gleichzeitig die Prüfung auf ausreichende Trennung zwischen den Schienen (20, 21) erfolgt.
7. Verfahren zur Prüfung einer gewünschten Verbindung in einer Matrix aus Anschlußpunkten,
die mehrere Netzwerke darstellen, gekennzeichnet
durch folgende Verfahrensschritte für jedes Netzwerk:
aufeinanderfolgendes Verbinden jedes Punktes des zu prüfenden Netzwerks zuerst mit einer ersten und
dann mit einer zweiten Schiene (20,21);
wobei vorangehende Punkte in jedem Netzwerk mit der zweiten Schiene (21) verbunden bleiben, während folgende Punkte im gleichen Netzwerk mit der ersten Schiene (20) verbunden sind;
Prüfen auf Unterbrechungsfreiheit zwischen der ersten und der zweiten Schiene (20,21) während der Verbindung eines jeden Punktes der Reihe nach mit der ersten Schiene (20);
wobei vorangehende Punkte in jedem Netzwerk mit der zweiten Schiene (21) verbunden bleiben, während folgende Punkte im gleichen Netzwerk mit der ersten Schiene (20) verbunden sind;
Prüfen auf Unterbrechungsfreiheit zwischen der ersten und der zweiten Schiene (20,21) während der Verbindung eines jeden Punktes der Reihe nach mit der ersten Schiene (20);
gleichzeitiges Verbinden aller anderen Punkte der Matrix mit der ersten Schiene (20), nachdem alle
Punkte im gewählten und zu prüfenden Netzwerk mit der zweiten Schiene (21) verbunden sind; und
Prüfen auf Trennung zwischen der ersten und der zweiten Schiene (20, 21) während der Verbindung der anderen Punkte mit der ersten Schiene (20).
Prüfen auf Trennung zwischen der ersten und der zweiten Schiene (20, 21) während der Verbindung der anderen Punkte mit der ersten Schiene (20).
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US27126972A | 1972-07-13 | 1972-07-13 |
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Publication Number | Publication Date |
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DE2335824B2 true DE2335824B2 (de) | 1978-09-07 |
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FR (1) | FR2193205B1 (de) |
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