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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zum Testen
eines Speicherchips sowie auf einen Speicherchip und eine Testvorrichtung,
die für
diese Verfahren ausgebildet sind.
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Der
steigende Kostendruck bei der Herstellung von DRAM- und anderen
Bausteinen erfordert nicht nur agresive Shrink-Roadmaps, sondern auch eine Reduktion
der Testkosten, die mittlerweile schon bis zu 2% der Gesamtherstellungskosten
ausmachen können.
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1 ist
ein schematisches Schaltungsdiagramm, das eine herkömmliche
Verbindung eines Testsystems mit einem Speicherchip 12 zeigt.
Die Testvorrichtung 10 weist eine Mehrzahl von Adress-Ausgängen 14,
die mit einer Mehrzahl von Adress-Eingängen 16 des
Speicherchips 12 verbunden sind, und eine Mehrzahl von
Daten-Ein- und -Ausgängen 18 auf,
die mit einer Mehrzahl von Daten-Ein- und -Ausgängen 20 des Speicherchips 12 verbunden
sind. In diesem und allen folgenden Beispielen wird davon ausgegangen,
dass die Testvorrichtung 10 und der Speicherchip 12 jeweils
8 Adress-Ausgänge
bzw. -Eingänge
und jeweils 16 Daten-Ein- und -Ausgänge aufweisen. Die Ein- und
Ausgänge
werden üblicherweise
durchnummeriert, wobei in 1 und den
folgenden Figuren jeweils nur der erste und der letzte Ein- oder
Ausgang mit den Nummern 0 und 7 bzw. 0 und 15 versehen sind.
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In 1 ist
jeder Ein- oder Ausgang 16, 20 des Speicherchips 12 mit
einem entsprechenden Ein- oder Ausgang 14, 18 der
Testvorrichtung 10 verbunden. Der Speicherchip 12 ist
somit genauso beschaltet, wie im Normalbetrieb. Die Testvorrichtung 10 kann über entsprechende
Signale über
ihre Adress-Ausgängen 14 und
die Adress-Eingängen 16 des
Speicherchips 12 jede beliebige Adresse im Adressraum des
Speicherchips 12 ansprechen. Über die Daten-Ein- und -Ausgänge 18 der
Testvorrichtung 10 und die Daten-Ein- und -Ausgänge 20 des
Speicherchips 12 kann jedes beliebige Datum bzw. jede beliebige
Zahl an jede beliebige ausgewählte
Adresse geschrieben oder aus dieser gelesen werden. Insgesamt kann
somit jedes beliebige Bitmuster von der Testvorrichtung in Speicherzellen
des Speicherchips 12 geschrieben und aus diesen gelesen
werden. Dabei befindet sich der Speicherchip 12 im gleichen
Betriebsmodus, in dem er später
betrieben wird.
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2 ist
eine schematische Darstellung eines Speicherchips 12, der
wie der Speicherchip 12 aus 1 ein Zellenfeld 22 aufweist,
das in 1 jedoch nicht dargestellt ist. Die Daten-Ein-
und -Ausgänge 20 des
Speicherchips 12 sind nur in einem Normalbetrieb direkt
mit dem Zellenfeld 22 verbunden (in 2 nicht
dargestellt). In einem Testmodus des Speicherchips 12 ist
eine Testlogik 24 zwischen das Zellenfeld 22 und
die Daten-Ein- und -Ausgänge 20 des
Speicherchips 12 geschaltet (in 2 dargestellt).
Die Testlogik 24 umfasst ein oder mehrere in 2 nicht
dargestellte Register und ist nur mit einem Daten-Ein- und -Ausgang 20 des
Speicherchips 12 verbunden. Über diesen einen Daten-Ein-
und -Ausgang 20 können
beliebige Bitmuster in das oder die Register der Testlogik 24 geschrieben
werden. Diese Bitmuster werden dann von der Testlogik 24 in Speicherzellen
an beliebigen Adressen des Zellenfeldes 22 geschrieben,
wobei die die jeweilige Adresse durch ein Adress-Signal an den Adress-Eingängen 16 des
Speicherchips 12 gesteuert wird. Anschließend wird
der Inhalt der Speicherzellen wieder ausgelesen und in der Testlogik 24 mit
dem vorher geschriebenen Bitmuster verglichen. Unterschiede zwischen dem
in die Speicherzellen geschriebenen und dem aus den Speicherzellen
gelesenen Bitmuster zeigen einen Fehler des Zellenfeldes 22 an
der betreffenden Adresse an und werden über den einen Daten-Ein- und
-Ausgang 20 des Speicherchips 12 nach außen signalisiert.
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Der
beschriebene Testmodus unter Verwendung der Testlogik 24 wird
auch als Advanced Compression Testmode (ACTM) bezeichnet. Er weist
gegenüber
dem oben anhand der 1 dargestellten Test eines Speicherchips
in seinem normalen Betriebsmodus einen Vorteil auf, der in dem in 3 dargestellten
schematischen Schaltungsdiagramm deutlich wird. Da jeder Speicherchip 12 im
ACTM nur über
einen Daten-Ein- und -Ausgang 20 mit der Testvorrichtung 10 verbunden
sein muss, kann die Testvorrichtung 10 gleichzeitig mit
einer Mehrzahl von Speicherchips 12 verbunden werden. Die Adress-Ausgänge 14 der
Testvorrichtung 10 sind parallel mit den Adress-Eingängen 16 aller
Speicherchips verbunden. Jeder Speicherchip 12 ist mit
einem einzigen Daten-Ein- und -Ausgang 18 der Testvorrichtung 10 verbunden.
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Mit
der beschriebenen Verschaltung kann mit einer Testvorrichtung 10 eine
Mehrzahl von Speicherchips 12 (hier: 16 Speicherchips)
gleichzeitig getestet werden. Solange Fehler des Speicherchips ausschließlich Fehler
der Speicherzellen sind, kann mit der Verschaltung aus 3 und
dem ACTM mit einer bestimmten Anzahl von Testvorrichtungen 10 in der
gleichen Zeit eine wesentlich höhere
Anzahl von Speicherchips 12 getestet werden. Es ist jedoch
absehbar, dass mit zunehmender Miniaturisierung und immer höheren Datenraten
bei Schreib- und Lesevorgängen
auch Fehler im Datenpfad zwischen den Daten-Ein- und -Ausgängen 20 und
den Speicherzellen auftreten können.
Fehlerquellen in diesem Datenpfad werden aber mit dem ACTM nicht
oder nur unvollständig
abgedeckt, da große
Teile des im Normal betrieb verwendeten Datenpfads im ACTM durch
die Testlogik 24 ersetzt werden.
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4 ist
ein schematisches Schaltungsdiagramm, das einen alternativen herkömmlichen
Anschluss einer Mehrzahl von Speicherchips 12 an einer
Testschaltung 10 darstellt. Ähnlich wie in 3 sind
die Adress-Eingänge 16 aller
Speicherchips 12 parallel mit den Adress-Ausgängen 14 der
Testvorrichtung 10 verbunden. Jeweils vier Daten-Ein- und -Ausgänge 20 (0,
1, 2, 3) jedes Speicherchips 12 sind mit vier Daten-Ein-
und -Ausgängen 18 (0,
1, 2, 3 bzw. 4, 5, 6, 7 bzw. 8, 9, 10, 11 bzw. 12, 13, 14, 15) der
Testvorrichtung 10 verbunden.
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Für die in 4 dargestellte
Testbeschaltung muss jeder Speicherchip 12 an seinen Daten-Ein-
und -Ausgängen 20 Schaltungen
enthalten, die es ermöglichen,
die außen
nicht mit den Daten-Ein- und -Ausgängen 18 der Testvorrichtung 10 verbundenen
Daten-Ein- und -Ausgänge 20 dessen Speicherchips 12 mit
denjenigen Daten-Ein- und -Ausgängen
des Speicherchips 12 intern zu verbinden, die außen mit
Daten-Ein- und -Ausgängen 18 der
Testvorrichtung 10 verbunden sind. Beispielsweise können jeweils
folgende Daten-Ein- und -Ausgänge 20 eines
Speicherchips 12 im Testmodus intern parallel geschaltet
werden: 0, 4, 8, 12; 1, 5, 9, 13; 2, 6, 10, 14; 3, 7, 11, 15. Dieser
Testmodus wird auch als TMx4 bezeichnet.
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Der
TMx4 hat ähnlich
wie der ACTM den Nachteil, dass der interne Datenpfad in jedem Speicherchip 12 im
TMx4 nicht dem im normalen Betriebsmodus entspricht.
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Die
DE 101 08 044 A1 beschreibt
ein Verfahren zum Prüfen
einer Halbeiter-Speichereinrichtung, bei dem an einem Ausgang eines
D-Flip-Flops bereitgestellte Daten über verzweigte Datenleitungen
mit jeweils 8 Bits einem (8·16)-Bit
breiten Datenbus zugeführt
werden. Der (8·16)-Bit
breite Datenbus ist mit mit einem Anschluss eines 16-Mbit-DRAN verbunden.
Eine Ermittlungsschaltung vergleicht 16 Teile von 8-Bit-Daten, welche
von dem D-Flip Flop ausgegeben wurden bevor sie in das 16-Mbit-DRAM geschrieben
wurden, mit den entsprechen-den 16 Teilen von aus dem 16-Mbit-DRAN
11 ausgelesenen 8-Bit-Daten.
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Die
DE 100 59 667 A1 beschreibt
eine Halbleiterspeichervorrichtung, die ein Umschalten einer Wortkonfiguration
gestattet. Die Halbleiterspeicher-vorrichtung enthält m·n Ausgabeanschlüsse, die
aus n kurzgeschlossenen An-schlussgruppen bestehen, von denen jede
n-Anschlüsse
hat die in einem Testmo-dus kurzgeschlossen werden. Ferner umfasst
die Halbleiterspeichervorrichtung einen Ausgabeanschlussauswahlerzeugungsschaltkreis, der
bewirkt, dass Daten von den m·n
Ausgabeanschlüssen
ausgegeben werden, und einen Ausgabeanschlussauswahlschaltkreis,
der entweder n Ausgabeanschlüsse
oder m·n
Ausgabeanschlüsse
auswählt.
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Die
Aufgabe der vorliegenden Erfindung besteht darin, Verfahren und
eine Testvorrichtung zum Testen eines Speicherchips zu schaffen,
die ein Testen mit verbesserter Prüfabdeckung ermöglichen. Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und eine Testvorrichtung
gemäß Anspruch 4
gelöst.
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Bevorzugte
Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Ansprüchen definiert.
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Die
vorliegende Erfindung beruht auf der Idee, jeweils zwei oder mehr
Daten-Eingänge
eines Speicherchips mit einem Daten-Ausgang einer Testvorrichtung und/oder
jeweils zwei oder mehr Daten-Ausgänge des Speicherchips mit einem
Daten-Eingang der Testvorrichtung zu verbinden. Dies hat den Vorteil,
dass die Anzahl der für
jeden zu testenden Speicherchip benötigten Daten-Aus- bzw.- Eingänge der
Testvorrichtung gegenüber
dem oben anhand der 1 dargestellten Beschaltung
reduziert wird, ohne dass Speicherchip-interne Modifikationen erforderlich
sind. Der Speicherchip-interne Datenpfad zwischen den Daten-Ein- bzw. -Ausgängen des
Speicherchips und seinen Speicherzellen ist in einem normalen Betriebsmodus
und in einem Testmodus gleich. Anders ausgedrückt gibt es für den Speicherchip
im Gegensatz zu dem oben anhand der 2 und 3 beschriebenen
ACTM und dem oben anhand der 4 beschriebenen
TMx4 keinen Testmodus des Speicherchips, der sich von dessen Normalbetrieb
hinsichtlich des Datenpfads unterscheidet.
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Vorzugsweise
werden jeweils zwei oder jeweils vier oder jeweils acht oder jeweils
sechzehn oder jeweils zweiunddreißig oder jeweils vierundsechzig
Daten-Eingänge
des Speicherchips mit einem Daten-Ausgang der Testvorrichtung und/oder
jeweils zwei oder jeweils vier oder jeweils acht oder jeweils sechzehn
oder jeweils zweiunddreißig
oder jeweils vierundsechzig Daten-Ausgänge
des Speicherchips mit einem Daten-Eingang der Testvorrichtung verbunden.
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Um
beim Auslesen der zu Testzwecken in Speicherzellen geschriebenen
Daten feststellen zu können,
ob jeweils an allen extern parallel geschalteten Daten-Ausgängen eine
logische 0 oder jeweils an allen extern parallel geschalteten Daten-Ausgängen des
Speicherchips ein logische 1 anliegt, wird der an jedem Daten-Eingang
der Testvorrichtung anliegende Signalpegel jeweils mit einem ersten
vorbestimmten Schwellenpegel und mit einem zweiten vorbestimmten
Schwellenpegel verglichen. Die beiden vorbestimmten Schwellenpegel
werden so gewählt, dass
sie nur dann unter- bzw. überschritten
werden, wenn jeweils an allen extern parallel geschalteten Daten-Ausgängen eines
Speicherchips das gleiche logische Signal anliegt. Wenn der Signalpegel
an einem Daten-Eingang der Testvorrichtung den ersten vorbestimmten
Schwellenpegel unterschreitet, wird festgestellt, dass an allen
mit den Daten-Eingang der Testvorrichtung verbundenen Daten-Ausgängen des Speicherchips
eine logische 0 anliegt. Wenn der Signalpegel an einem Daten-Eingang
der Testvorrichtung den zweiten vorbestimmten Schwellenpegel überschreitet,
wird festgestellt, dass an allen mit dem Daten-Eingang der Testvorrichtung verbundenen
Daten-Ausgängen
des Speicherchips eine logische 1 anliegt.
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Gemäß einer
vorteilhaften Variante wird aus jeder Gruppe von extern parallel
geschalteten Daten-Ausgängen
eines Speicherchips ein Daten-Ausgang ausgewählt, dessen Ausgangsverstärker angeschaltet
bleibt, während
die Ausgangsverstärker
der anderen Daten-Ausgänge
derselben Gruppe ausgeschaltet werden. Alternativ werden die anderen
Daten-Ausgänge
von den zugeordneten Ausgangsverstärkern getrennt oder auf andere
Weise ausgeschaltet.
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Diese
Variante hat den Vorteil, dass sie nur eine minimale Modifikation
des internen Datenpfads des Speicherchips darstellt aber gleichzeitig
die genauere Lokalisierung defekter Spei cherzellen ermöglicht.
Ein weiterer Vorteil besteht darin, dass die vorbestimmten Schwellenpegel
nicht an die Anzahl der jeweils extern parallel geschalteten Daten-Ausgänge eines
Speicherchips angepasst werden müssen.
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Bevorzugte
Weiterbildungen der vorliegenden Erfindung werden nachfolgend mit
Bezug auf die beiliegenden Figuren näher erläutert. Es zeigen:
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1 ein
schematisches Schaltungsdiagramm einer Testvorrichtung und eines
Speicherchips in herkömmlicher
Anordnung;
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2 ein
schematisches Schaltungsdiagramm eines herkömmlichen Speicherchips;
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3 ein
schematisches Schaltungsdiagramm einer Testvorrichtung und mehrerer
Speicherchips in herkömmlicher
Anordnung;
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4 ein
schematisches Schaltungsdiagramm einer Testvorrichtung und mehrerer
Speicherchips in herkömmlicher
Anordnung;
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5 ein
schematisches Schaltungsdiagramm einer Testvorrichtung und mehrerer
Speicherchips;
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6 eine
schematische Darstellung von Signalen in der Anordnung aus 5;
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7 eine
schematische Darstellung eines Signals in der Anordnung aus der 5;
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8 ein
schematisches Schaltungsdiagramm eines Speicherchips;
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9 eine
schematische Darstellung eines weiteren Speicherchips;
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12 ein
schematisches Flussdiagramm eines Verfahrens zum Testen eines Speicherchips.
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5 ist
ein schematisches Schaltungsdiagramm, das eine Testvorrichtung 10 und
eine Mehrzahl von Speicherchips 12 in einer Anordnung zum Testen
der Speicherchips darstellt. Adress-Ausgänge 14 der Testvorrichtung 10 sind
mit Adress-Eingängen 16 der
Speicherchips verbunden. Einander entsprechende Adress-Eingänge der
Speicherchips 12 sind jeweils parallel mit dem entsprechenden
Adress-Ausgang 14 der Testvorrichtung verbunden.
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Im
Unterschied zu den oben anhand der 3 und 4 dargestellten
Anordnungen sind jeweils mehrere Daten-Ein- und -Ausgänge 20 eines Speicherchips 12 mit
ein und demselben Daten-Ein- und
-Ausgang 18 der Testvorrichtung 10 verbunden. Jeder
Daten-Ein- und -Ausgang 18 der Testvorrichtung 10 weist
einen in den Figuren nicht dargestellten Ein- und Ausgangs-Verstärker auf
und ist mit mehreren Daten-Ein- und -Ausgängen 20 von genau
einem Speicherchip 12 verbunden.
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Im
vorliegenden Beispiel sind unter Anderem folgende Daten-Ein- und -Ausgänge 20 des
ersten bzw. ganz links dargestellten Speicherchips 12 mit dem
Daten-Ein- und -Ausgang 18 mit der Nummer 0 der Testvorrichtung
verbunden: 0, 4, 8, 12. Die Da ten-Ein- und -Ausgänge 20 mit den Nummern 1, 5,
9 und 13 des ersten Speicherchips 12 sind mit dem Daten-Ein-
und -Ausgang 18 mit der Nummer 1 der Testvorrichtung 10 verbunden.
Entsprechendes gilt für die übrigen Daten-Ein-
und -Ausgänge 20 des
ersten Speicherchips 12 und für die Daten-Ein- und -Ausgänge 20 der
weiteren Speicherchips 12 und die Daten-Ein- und -Ausgänge 18 mit
den Nummern 2 bis 15 der Testvorrichtung 10. Somit sind
an jedem Speicherchip 12 die Daten-Ein- und -Ausgänge 20 mit den
Nummern 0, 4, 8 und 12 extern kurzgeschlossen bzw. parallel geschaltet,
die Daten-Ein- und -Ausgänge 20 mit
den Nummern 1, 5, 9 und 13 zueinander parallel geschaltet, die Daten-Ein-
und -Ausgänge 20 mit
den Nummern 2, 6, 10 und 14 extern zueinander parallel geschaltet
und die Daten-Ein- und -Ausgänge 20 mit
den Nummern 3, 7, 11 und 15 extern zueinander parallel geschaltet.
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Die
Verbindung der Testvorrichtung 10 mit den Speicherchips
erfolgt über
eine oder mehrere Nadelkarten, Sockel oder andere geeignete Anschlüsse bzw.
Kontaktierungseinrichtungen, mit denen die Speicherchips 12 kontaktiert
werden. Diese Anschlüsse
sind in den Figuren nicht eigens dargestellt. Die beschriebene externe
Parallelschaltung mehrerer Daten-Ein- und -Ausgänge jedes Speicherchips erfolgt
durch eine entsprechende Verdrahtung der Testvorrichtung 10 mit
den Anschlüssen.
Abweichend von der Darstellung in 5 können auch
die Anschlüsse
und die Verdrahtung zwischen der Testvorrichtung 10 bzw.
deren Ein- und Ausgangs-Verstärkern
und den Anschlüssen
für die
Speicherchips als Teil der Testvorrichtung 10 angesehen
werden.
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Bei
einer internen Organisation des Speicherchips der Art, dass jeweils
vier Speicherzellen in einer Collumn Select Line (CSL) organisiert
(bzw. die entsprechenden Schreib- und -Leseverstärker mit einer CSL verbunden
sind) werden also jeweils die Speicherzellen von vier CSLs mit den
selben Daten beschrieben bzw. gleichzeitig ausgelesen.
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6 ist
eine schematische Darstellung von Signalen an den Daten-Ein- und
-Ausgängen 20 eines
Speicherchips 12 und an den Daten-Ein- und -Ausgängen 18 der
Testvorrichtung 10. Im linken Teil von 6 sind
in jeder Zeile die Signale an jeweils einem der Daten-Ein- und -Ausgänge 20 des
Speicherchips 12 dargestellt, wobei die ganz links jeweils
in einem Kreis angegebenen Zahlen die Nummern der Daten-Ein- und
-Ausgänge 20 des
Speicherchips 12 repräsentieren.
Im rechten Teil der 6 sind in jeder von vier Zeilen
die an jeweils einem Daten-Ein- und -Ausgang 18 der
Testvorrichtung 10 anliegenden Signale dargestellt, wobei
die ganz rechts außen
jeweils in einem Kreis dargestellten Zahlen die Nummern der jeweiligen
Daten-Ein- und -Ausgänge 18 der
Testvorrichtung 10 wiedergeben. Da sich dieses Beispiel
auf den in 5 ganz links dargestellten Speicherchip 12 bezieht,
lauten die Nummern der Daten-Ein- und
-Ausgänge 18 der
Testvorrichtung 10 0, 1, 2, 3.
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Die
Zahlen bzw. Buchstaben in den als Sechsecke dargestellten Datenaugen
identifizieren die einzelnen Bits bzw. die diese Bits darstellenden Signale.
Beispielsweise liegen am Daten-Ein-
und -Ausgang 20 mit der Nummer 0 des Speicherchips 12 nacheinander
Signale an, die die Bits 0, 16, 32 und 48 repräsentieren. Am Daten-Ein- und
-Ausgang 18 mit der Nummer 0 der Testvorrichtung 10 liegen nacheinander
die Signale A, E, I und M an. Dabei gibt die Anordnung von links
nach rechts jeweils die zeitliche Reihenfolge der Signale an.
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Die
Folge von jeweils vier Signalen (beispielsweise die Signale 0, 16,
32, 48 oder die Signale A, E, I, M) gibt die Situation bei einer
Burstlänge
von vier wieder, bei der mit einem Lesezugriff in einem Burst über jeden
Daten-Ein- und -Ausgang 20 nacheinander vier Bits ausgegeben
werden.
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Aufgrund
der oben anhand der 5 dargestellten externen Parallelschaltung
von jeweils mehreren Daten-Ein- und -Ausgängen 20 des Speicherchips 12 entsteht
jedes Signal an einem der Daten-Ein- und -Ausgänge 18 der Testvorrichtung 10 als Überlagerung
bzw. Summe von Signalen an mehreren Daten-Ein- und – Ausgängen 20 des
Speicherchips. Dies wird durch Linien und Knotenpunkte zwischen
dem linken und dem rechten Abschnitt von 6 symbolisiert.
Beispielsweise setzen sich das Signal A aus einer Summe bzw. Überlagerung
der Signal 0, 4, 8 und 12, das Signal B aus den Signalen 1, 5, 9
und 13, das Signal E aus den Signalen 16, 20, 24 und 28 und das
Signal P aus den Signalen 51, 55, 59 und 63 zusammen.
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7 ist
eine schematische Darstellung eines Beispiels einer Signalfolge
an einem der Daten-Ein- und -Ausgänge 18 der Testvorrichtung 10. Der
Abszisse ist die Zeit zugeordnet, der Ordinate ist der Signalpegel
zugeordnet. Der einer logischen 0 entsprechende Signalpegel ist
mit einer 0 gekennzeichnet, der einer logischen 1 entsprechende
Signalpegel ist mit einer 1 gekennzeichnet.
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Als
Beispiel wird angenommen, dass in die Speicherzellen, deren ausgelesener
Inhalt durch die Signale 0, 4, 8, 12, 32, 36, 40, 44 wiedergegeben wird,
jeweils eine 1 geschrieben worden war, während in die Speicherzellen,
deren ausgelesener Inhalt durch die Signale 16, 20, 24, 28, 48,
52, 56, 60 wiedergegeben wird, jeweils eine 0 geschrieben worden war.
Wenn diese Speicherzellen fehlerfrei sind und sowohl der Signalweg
bzw. Datenpfad von den Daten-Eingängen bis hin zu den Speicherzellen
als auch der Datenpfad von den Speicherzellen bis hin zu den Daten-Ausgängen fehlerfrei
funktionieren, stellen die Signale 0, 4, 8, 12, 32, 36, 40, 44 jeweils eine
1 und die Signale 16, 20, 24, 28, 48, 52, 56, 60 jeweils eine 0
dar. Folglich stellen in diesem Fall die Signale A und I jeweils
eine 1 und die Signale E und M jeweils eine 0 dar.
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In 7 ist
jedoch zu erkennen, dass das Signal I nur ca. 3/4 des einer logischen
1 entsprechenden Signalpegels erreicht. Daraus wird geschlossen, dass
eine der Zellen, deren ausgelesener Inhalt durch die Signale 32,
36, 40, 44 wiedergegeben wird, fehlerhaft ist.
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Um
dieses Ereignis zu erfassen, wird der Signalpegel mit zwei vorbestimmten
Schwellenpegeln 32, 34 verglichen. Diese sind
so eingestellt bzw. ausgewählt,
dass der Signalpegel nur dann unter dem ersten vorbestimmten Schwellenpegel 32 liegt,
wenn alle Einzelsignale, die die aus den Speicherzellen gelesenen
Daten darstellen, eine logische 0 darstellen, und dass der Signalpegel
nur dann über
dem zweiten vorbestimmten Schwellenpegel 34 liegt, wenn
alle Einzelsignale eine logische 1 darstellen.
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Wenn
der Signalpegel am Daten-Eingang 18 der Testvorrichtung 10 den
ersten Schwellenpegel 32 unterschreitet oder den zweiten
Schwellenpegel 34 überschreitet
und damit feststeht, dass aus allen Speicherzellen, deren Lesesignale
zu dem Signalpegel beitragen, der gleiche Wert ausgelesen wurde, dann
wird dieser mit dem ursprünglich
in die Speicherzellen geschriebenen Wert verglichen. Mindestens
eine der betreffenden Speicherzellen weist einen Fehler auf, wenn
der Signalpegel weder den ersten vorbestimmten Schwellenpegel 32 unterschreitet noch
den zweiten vorbestimmten Schwellenpegel 34 überschreitet
oder eine 0 in die Speicherzellen geschrieben worden war, jedoch
der Signalpegel den zweiten vorbestimmten Schwellenpegel 34 überschreitet
oder wenn in die Speicherzellen eine 1 geschrieben worden war und
der Signalpegel den ersten vorbestimmten Schwellenpegel unterschreitet.
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Der
Vergleich des am Daten-Eingang 18 der Testvorrichtung 10 vorliegenden
Signalpegels mit den vorbestimmten Schwellenpegeln 32, 34 und
der Vergleich mit den ursprünglich
in die Speicherzellen geschriebenen Werten erfolgen in der Testvorrichtung 10.
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8 ist
ein schematisches Schaltungsdiagramm eines Speicherchips 12,
mit der das oben anhand der 5 bis 7 beschriebene
Testverfahren weiter verbessert wird. Der Speicherchip 12 umfasst
eine Speicherschaltung 42 mit Ein- und Ausgangsverstärkern, Adressbus,
Adressdecodern, Speicherzellen, Schreib- und Lese- Verstärkern und weiteren
Bestandteilen, die in 8 nicht einzeln dargestellt
sind. Die Speicherschaltung 42 ist mit dem Adress-Eingang 16 des
Speicherchips 12 und über
eine Mehrzahl von Schaltern 44 mit den Daten-Ein- und – Ausgängen 20 des
Speicherchips 12 verbunden. Durch jeden Schalter 44 kann
die Speicherschaltung 42 von einem der Daten-Ein- und -Ausgängen 20 des
Speicherchips 12 getrennt werden. Eine Steuereinrichtung 46 ist
mit den Schaltern 44 wirksam verbunden. Jeweils vier Schalter 44 bilden
eine Gruppe und werden durch die Steuereinrichtung 46 gleichzeitig
und gleichsinnig angesteuert. Dadurch können jeweils Gruppen von Daten-Ein- und -Ausgängen 20 des
Speicherchips 12 mit folgenden Nummern gleichzeitig mit
der Speicherschaltung 42 verbunden oder von ihr getrennt
werden: 0, 1, 2, 3; 4, 5, 6, 7; 8, 9, 10, 11; 12, 13, 14, 15. Die
Trennung eines Daten-Ein- und -Ausgangs 20 von der Speicherschaltung 42 ist
gleichbedeutend mit einer Abschaltung dieses Daten-Ein- und -Ausgangs 20.
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Mit
der durch die Steuereinrichtung 46 und die Schalter 44 gebildeten
Schalteinrichtung können trotz
der oben anhand der
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5 dargestellten äußeren Parallelschaltung
von jeweils mehreren Daten-Ein- und -Ausgängen 20 des Speicherchips
Daten unabhängig
von einander in jede einzelne Speicherzelle des Speicherchips 12 geschrieben
und aus dieser gelesen werden.
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Vorzugsweise
wird zunächst
das oben anhand der 5 bis 7 beschriebene
Testverfahren durchgeführt.
Wenn bei diesem festgestellt wird, dass bei einer Gruppe von Speicherzellen
ein Fehler vorliegt, wird die defekte Speicherzelle oder werden die
defekten Speicherzellen aus dieser Gruppe identifiziert, indem während weiterer
Tests gesteuert durch die Steuereinrichtung 46 nur die
Schalter 44 einer Gruppe geschlossen und die Schalter 44 der
anderen Gruppen geöffnet
sind.
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Alternativ
wird das oben anhand der 5 bis 7 dargestellte
Testverfahren vierfach durchgeführt,
wobei gesteuert durch die Steuereinrichtung 46 bei jeder
Durchführung
des Testverfahrens nur eine der Gruppen von Schaltern 44 geschlossen
ist. Vorteil dieses Verfahrens ist, dass die Schwellenpegel 32, 34 nicht
wie oben anhand der 7 dargestellt an die Anzhal
der parallel geschalteten Daten-Ein- und -Ausgänge 20 des Speicherchips
angepasst werden muss.
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Ein
Vorteil eines Tests eines Speicherchips, wie er in 4 dargestellt
ist, gegenüber
einem ACTM oder TMx4 besteht darin, dass durch Einfügen der
Schalter 44 (beispielsweise Fehldefekttransistoren) die
Signalpfade nur minimal beeinflusst werden.
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9 ist
ein schematisches Schaltungsdiagramm eines weiteren Speicherchips 12,
mit dem das oben anhand der 5 bis 7 dargestellte Testverfahren
verbessert werden kann. Der Speicherchip 12 umfasst hier
eine Speicherschaltung 52 mit Adressbus, Adressdecoder,
Datenbus, Registern, Speicherzellen, Schreib- und Lese -Verstärkern und weiteren
Bestandteilen, die in 8 nicht einzeln dargestellt
sind, die in 9 nicht einzeln dargestellt sind.
Ein- und Ausgangsverstärker 54 sind
separat zwischen den Daten-Ein- und -Ausgängen 20 des Speicherchips 12 und
der Speicherschaltung 52 dargestellt.
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Die
Ein- und Ausgangsverstärker 54 werden von
einer Schalteinrichtung 56 über Versorgungsleitungen 58 mit
elektrischer Leistung versorgt. Dabei sind jeweils vier Ein- und
Ausgangsverstärker 54 zu einer
Gruppe zusammengefasst und werden über ein und dieselbe Versorgungsleitung 58 von
der Schalteinrichtung 56 mit elektrischer Leistung versorgt. Eine
Versorgung eines Ein- und Ausgangsverstärkers 54 mit elektrischer
Leistung hat eine wirksame Verbindung der Speicherschaltung 52 mit
dem entsprechenden Daten-Ein- und -Ausgang 20 des Speicherchips
zur Folge. Ein Abschalten der Leistungsversorgung für einen
der Ein- und Ausgangsverstärker 54 durch
die Schalteinrichtung 56 ist gleichbedeutend mit einer
Trennung der Speicherschaltung 52 von dem entsprechenden
Daten-Ein- und -Ausgang 20 des Speicherchips 12 bzw.
mit einem Abschalten des entsprechenden Daten-Ein- und -Ausgangs 20 des
Speicherchips 12.
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Das
oben anhand der 5 bis 7 dargestellte
Testverfahren kann mit einem Speicherchip, wie er in 9 dargestellt
ist, auf gleich Weise ergänzt
bzw. modifiziert werden, wie es oben anhand des in 8 dargestellten
Speicherchips beschrieben wurde. Auch die Vorteile entsprechen den
oben bei 8 dargestellten, wobei insbesondere
auch für den
anhand der 9 dargestellten Speicherchip gilt,
dass der Signalpfad zwischen Daten-Ein- und -Ausgängen 20 des
Speicherchips und der Speicherschaltung 52 im Testmodus
gegenüber
einem Normalbetrieb nur eine minimale Modifikation erfährt. Für beide
anhand der 8 und 9 dargestellte Speicherchips 12 gilt,
dass der Signalpfad zwischen einem angeschalteten Daten-Ein- und -Ausgang 20 und
der Speicherschaltung 42 bzw. 52 gegenüber einem
Normalbetrieb völlig
unverändert
ist.
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Die
oben dargestellten Ausführungsbeispiele können auf
vielfache Weise variiert werden. Insbesondere können die Anzahl der Adress-Ausgänge 14 der
Testvorrichtung 10 und der Adress-Eingänge 16 der
Speicherchips 12, die Anzahl der Daten-Ein- und -Ausgänge 18 der
Testvorrichtung 10, die Anzahl der Daten-Ein- und -Ausgänge 20 der
Speicherchips 12, die Anzahl der je weils extern parallel
geschalteten Daten-Ein- und -Ausgänge, die Anzahl der mit einer Testvorrichtung 10 gleichzeitig
getesteten Speicherchips 12, die Burst-Länge, die
Anzahl der Schalter 44 in einer Gruppe, die gleichzeitig
von der Steuereinrichtung 46 gesteuert werden, die Anzahl
der Ein- und Ausgangsverstärker 54,
die in einer Gruppe gemeinsam über
eine Versorgungsleitung 58 mit elektrischer Leistung versorgt
werden bzw. deren Leistungsversorgung gemeinsam geschaltet wird,
von den oben dargestellten Beispielen jeweils sowohl nach oben als
auch nach unten abweichen.
-
Beispielsweise
kann mit den oben anhand der 5 bis 9 dargestellten
Testverfahren zu jedem Zeitpunkt auch nur ein Speicherchip 12 durch die
Testvorrichtung 10 getestet werden, wobei jedoch die Anzahl
der Daten-Ein- und -Ausgänge 20 des Speicherchips 12 ohne
Weiteres größer oder
wesentlich größer sein
kann als die Anzahl der Daten-Ein- und -Ausgänge 18 der Testvorrichtung 10.
Ferner sind die beschriebenen Testverfahren nicht nur bei DRAM-Speicherchips
sondern auch bei Speicherchips anderer Technologien, bei Speicherchips
mit separaten Daten-Eingängen
und separaten Daten-Ausgängen
und sowohl für
Tests vor und nach dem Vereinzeln der Speicherchips als auch für Tests nach
dem Packaging vorteilhaft verwendbar.
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12 ist
ein schematisches Flussdiagramm eines Verfahrens zum Testen eines
Speicherchips, wie es oben bereits anhand der 5 bis 9 dargestellt
wurde. In einem ersten Schritt 90 wird eine Testvorrichtung 10 bereitgestellt.
In einem zweiten Schritt 92 werden jeweils zwei Daten-Eingänge 20 des
Speicherchips 12 mit einem Daten-Ausgang 18 der
Testvorrichtung 10 und/oder jeweils zwei Daten-Ausgänge 20 des
Speicherchips 12 mit einem Daten-Eingang 18 der
Testvorrichtung 10 verbunden. In einem dritten Schritt 94 werden Test-Daten
der Testvorrichtung 10 zu dem Speicherchip 12 übertragen
und die übertragenen
Test-Daten in Speicherzellen des Speicherchips 12 geschrieben. Wenn
zwei (oder mehr) Daten-Eingänge 20 des Speicherchips 12 mit
einem Daten-Ausgang 18 der Testvorrichtung 10 verbunden
sind, werden dieselben Daten in mehrere Speicherzellen des Speicherchips
geschrieben. In einem vierten Schritt 96 werden Daten aus
Speicherzellen des Speicherchips 12 gelesen und die gelesenen
Daten von dem Speicherchip 12 zu der Testvorrichtung 10 übertragen.
In einem fünften
Schritt 98 werden die aus dem Speicherchip 12 gelesenen
Daten mit den in dem Speicherchip 12 geschriebenen Test-Daten
verglichen, um Fehler des Speicherchips 12 zu identifizieren.
-
Wenn
jeweils mehrere Daten-Ausgänge 20 des
Speicherchips 12 mit einem Daten-Eingang 18 der
Testvorrichtung 10 verbunden sind, umfasst der Schritt
des Vergleichens wie oben anhand der 6 und 7 beschrieben
das Vergleichen des Signalpegels an einem Daten-Eingang 18 der
Testvorrichtung 10 mit einem ersten und einem zweiten vorbestimmten
Schwellenpegel. Wenn der Signalpegel an dem Daten-Eingang 18 der
Testvorrichtung 10 den ersten vorbestimmten Schwellenpegel
unterschreitet, wird festgestellt, dass an allen Daten-Ausgängen 20 des
Speicherchips 12, die mit dem betreffenden Dateneingang 18 der
Testvorrichtung 10 verbunden sind, eine logische 0 anliegt.
Wenn der Signalpegel an dem Daten-Eingang 18 der Testvorrichtung 10 den
zweiten vorbestimmten Schwellenpegel 34 überschreitet,
wird festgestellt, dass an allen Daten-Ausgängen 20 des Speicherchips 12,
die mit dem betreffenden Daten-Eingang 18 der Testvorrichtung 10 verbunden
sind, eine logische 1 anliegt.
-
- 10
- Testvorrichtung
- 12
- Speicherchip
- 14
- Adressausgang
der Testvorrichtung 10
- 16
- Adresseingang
des Speicherchips 12
- 18
- Daten-Ein-
und -Ausgang der Testvorrichtung 10
- 20
- Daten-Ein-
und -Ausgang des Speicherchips 12
- 22
- Zellenfeld
- 24
- Testlogik
- 32
- erster
vorbestimmter Schwellenwert
- 34
- zweiter
vorbestimmter Schwellenwert
- 42
- Speicherschaltung
- 44
- Schalter
- 46
- Steuereinrichtung
- 52
- Speicherschaltung
- 54
- Ein-
und Ausgangsverstärker
- 56
- Schalteinrichtung
- 58
- Versorgungsleitung
- 62
- Speicherbank
- 64
- Datenpfadsteuerung
- 66
- Eingangs-/Ausgangs-Logik
- 68
- Ein-
und Ausgangsverstärker
- 70
- Datenbus
- 72
- Register
- 73
- Register
- 74
- Register
- 75
- Register
- 76
- Vervielfacher
- 78
- Umschalter
- 80
- Schalter
- 82
- Inverter
- 84
- Schalter
- 86
- Steuereinrichtung
- 90
- erster
Schritt
- 92
- zweite
rSchritt
- 94
- dritter
Schritt
- 96
- vierter
Schritt
- 98
- fünfter Schritt
- 100
- erster
Schritt
- 102
- zweiter
Schritt
- 104
- dritter
Schritt
- 106
- vierter
Schritt
- 108
- fünfter Schritt
- 110
- sechster
Schritt
- 112
- siebter
Schritt
- 114
- achter
Schritt