DE2335824A1 - Verfahren und schaltungsanordnung zum pruefen von verbindungen - Google Patents
Verfahren und schaltungsanordnung zum pruefen von verbindungenInfo
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Description
.in oho η ΐ:,, ι—nadorfetr. 1·
Die Erfindung bezieht sich auf ein Schaltungsprüfgerät und insbesondere auf ein "Rückwandprüfgerät11 ("backplane tester") zur Feststellung , ob eine Vielzahl von Anschlußpunkten in einem gewünschten
Netzwerkmuster miteinander verbunden ist und ob irgendwelche unerwünschten Zwischenverbindungen vorhanden sind»
Da elektronische Schaltung sanordnungen immer ausgefeilter und
komplizierter werden, ist es im user schwieriger festzustellen, ob die
Verdrahtung korrekt aufgebaut ist, und Fehler sie lokalisieren, falls
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65-(271 2i»9)-W/Hd-r (7)
einmal das Vorhandensein eines Fehlers festgestellt wurde. In einigen
Digitalrechnersystemen zum Beispiel ist eine große Zahl von Schaltplatten oder -karten vorhanden, wobei jede in der Größenordnung 100
Anschlußpunkte besitzt, die nebeneinander in einen Gestellrahmen eingesteckt
werden, der eine entsprechende Vielzahl von Kantensteckerfassungen aufweist. Die Verbindungen zwischen den Platten werden
durch eine Verdrahtung hergestellt, die die Steckerfassungsanschlüsse zum Beispiel durch Lot- oder "wire-wrap"-Verbindungen zusammenschartet
.
Da das Zwischenverbindungsmuster in einer solchen Rückwandanordnung
in der Regel etwas willkürlicher ist und da die Zahl von Punkten in jedem Netzwerk ferner veränderlich sein kann, ist die Möglichkeit
zu einem Verdrahtungsfehler relativ hoch. Es ist ersichtlich, daß ein derartiger Fehler entweder in einer fehlenden gewünschten Verbindung
bestehen kann. Um sicherzugehen, daß eine derartige Rückwandanordnung einwandfrei verdrahtet ist, ist es deshalb nicht nur notwendig
, festzustellen, daß alle gewünschten Verbindungen existieren, sondern
auch, daß keine unerwünschten Verbindungen vorhanden sind. Eine solche Operation von Hand durchzuführen, erfordert einen enormen
Zeitaufwand, wobei noch die Möglichkeit von menschlichen Irrtümern
im Prüfprozeß selbst hinzukommt.
Da der Prüfprozeß selbst von Natur aus iterativ ist und die erschöpfende
Bewertung einer großen Zahl von Verbindungskombinationen oder -permutationen erfordert, ist bereits erwogen worden, daß
ein derartiger Priifvorgang vom Rechner gesteuert wird. Wenn jedoch
Ί 0 ί 8 8 5 / Π Β Λ Ί
die Zahl der Anschlüsse in einer gegebenen Schaltungs- oder Rückwandanordnung
zunimmt, wird die erforderliche Zeit sogar für die Rechnerprüfung bemerkenswert hoch. Um den Rechner zwischen willkürlich
ausgewählten Paaren aus der Vielzahl von beteiligten Anschlußpunkten prüfen zu lassen, muß weiterhin typisch eine Verbindung zwischen jedem
und allen Anschlußpaaren in der zu prüfenden Matrix gemacht werden. Die Erfordernis einer so großen Zahl von Zwischenverbindungen
oder Verbindungen, die zurück zum Rechner führen, hat das Problem mit sich gebracht, daß der Prüfaufbau eine bemerkenswert lange Zeitdauer
erfordert. Des weiteren nimmt die statistische Möglichkeit eines Leiterbruchs oder von fehlerhaften Verbindungen merklich zu.
Es ist daher Aufgabe der vorliegenden Erfindung die Schaffung
eines Verfahrens und einer Vorrichtung zur Verdrahtungsprüfung, die die erschöpfende Prüfung von Zwischenverbindungen in einer Vielzahl von Anschlußpunkten erleichtert; wobei nicht nur geprüft wird, um
festzustellen, ob alle gewünschten Verbindungen existieren, sondern auch, ob keine unerwünschten Verbindungen vorhanden sind; ferner soll ein schnelles und zuverlässiges Prüfen erlaubt sein; des weiteren soll nur eine verhältnismäßig kleine Zahl von Verbindungen oder Leitungen benötigt werden zwischen einer geprüft werdenden Matrix und einem Rechner, der die Prüfung steuert; und schließlich soll die Vorrichtung leicht erweiterbar sowie relativ einfach und billig sein.
eines Verfahrens und einer Vorrichtung zur Verdrahtungsprüfung, die die erschöpfende Prüfung von Zwischenverbindungen in einer Vielzahl von Anschlußpunkten erleichtert; wobei nicht nur geprüft wird, um
festzustellen, ob alle gewünschten Verbindungen existieren, sondern auch, ob keine unerwünschten Verbindungen vorhanden sind; ferner soll ein schnelles und zuverlässiges Prüfen erlaubt sein; des weiteren soll nur eine verhältnismäßig kleine Zahl von Verbindungen oder Leitungen benötigt werden zwischen einer geprüft werdenden Matrix und einem Rechner, der die Prüfung steuert; und schließlich soll die Vorrichtung leicht erweiterbar sowie relativ einfach und billig sein.
Durch die vorliegende Erfindung ist also eine Schaltungsanordnung zum Prüfen von Zwischenverbindungen in einer Matrix von Anschlußpunkten
geschaffen. Die Schaltungsanordnung enthält mehrere Prüf-
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schalteinheiten, und zwar eine für jeden Anschlußpunkt, und einen Decodierer,
durch den jede Prüfschalteinheit selektiv und mit Hilfe von codierten Auswahlsignalen adressiert werden kann. Jede der Prüfschalteinheiten
arbeitet im adressierten Zustand so, daß der entsprechende Anschlußpunkt mit einer ersten Schiene verbunden wird, die
allen Prüfschalteinheiten gemeinsam ist. Jede Einheit arbeitet weiterhin nach Beendigung des Adressiervorganges so, daß der entsprechende
Anschlußpunkt mit einer zweiten Schiene verbunden wird, die ebenfalls allen Prüfschalteinheiten gemeinsam ist. Durch eine Durchgangsprüfung zwischen der ersten und der zweiten Schiene während der aufeinanderfolgenden
Verbindung jedes Punktes mit der ersten Schiene kann das Vorhandensein der gewünschten Verbindungen festgestellt
werden. Die Prüfschaltungsanordnung enthält ferner mehrere Isolations-Prüfschalteinrichtungen,
eine für jeden Anschlußpunkt. Die Isolations-Prüfschalteinrichtungen
sprechen auf ein Tor signal an, das gemeinsam auf alle Isolations-PrüfSchalteinrichtungen angewandt wird,
um diejenigen Anschlußpunkte, die dann nicht mit der zweiten Schiene verbunden sind, an die erste Schiene anzuschließen. Durch Isolationsprüfung zwischen der ersten und der zweiten Schiene für die Dauer des
angelegten Torsignals kann das Vorhandensein einer unerwünschten, das ausgewählte Netzwerk beeinflussenden Verbindung bestimmt werden.
Durch die Erfindung wird also eine Prüfvorrichtung angegeben,
die zum Prüfen von Rückwandverdrahtungen verwendet wird, um festzustellen, ob alle gewünschten Verbindungen existieren und ob irgendwelche
unerwünschten Verbindungen vorhanden sind. Solche Rückwandanordnungen enthalten typisch eine Vielzahl von Anschlußpunkten, die
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in willkürlicher Weise miteinander verbunden werden können, um so mehrere Netzwerke aus zusammengeschalteten Punkten zu bilden.
Das Prüfgerät verwendet eine adressierbare Schalt- und Speichereinheit für jeden Anschlußpunkt. Bei Adressierung wird jeder- Punkt zunächst
mit einer ersten Schiene verbunden und nach Beendigung des Adressiervorganges mit einer zweiten Schiene, wobei diese zweite
Verbindung unter der Kontrolle des Speichers vor bleibt, der jeder Schalteinheit zugeordnet ist. Vor der Adressierung ist jeder Punkt
tatsächlich von der Schalteinheit isoliert, und sein Potential kann
"schwimmen" bzw. erdfrei sein. Da die aufeinanderfolgenden Punkte in einem gegebenen Netzwerk adressiert sind, prüft die Schaltungsanordnung den Durchgang zwischen der ersten und der zweiten Schiene,
um festzustellen, ob die gewünschten Verbindungen' existieren. Nachdem
alle Anschlußpunkte, die sich in dem ausgewählten Netzwerk befinden sollten, in eine gespeicherte Verbindung mit der zweiten Schiene
gebracht sind, werden alle verbleibenden Punkte gerneinsam in eine
Verbindung mit der ersten Schiene geschaltet. Eine Isolationsprüfung zu diesem Zeitpunkt stellt fest, ob irgendwelche unerwünschten, das
ausgewählte Netzwerk beeinflussende Verbindungen vorhanden sind.
In der Zeichnung zeigen:
Fig. 1 ein Logikschaltbild des Prüischalt- und des Speicheraufbaus
der vorliegenden Erfindung, zu dem eine Gruppe von acht Anschlußpunkten gehört, zusammen mit zugehörigen
Decodierschaltungen,
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Fig. 2 eine Wahrheits- oder Funktionstabelle für eine Decodier-
matrix der Schaltung von Fig. 1, und
Fig. 3 eine sequentielle Wahrheits- oder Funktionstabelle für eine
in der Schaltung von Fig. 1 gebrauchte Prüfeinheit.
Es folgt nan eine Beschreibung des bevorzugten Ausführungsbeispiels
. Die bevorzugte Ausführung einer Prüfvorrichtung der vorliegenden Erfindung benutzt integrierte Schaltkreise vom Typ des komplementär-symmetrischen Metall-Oxid-Halbleiters. Solche integrierten Schaltungen werden gewöhnlich als COS/MOS- oder C-MOS-Schaltungen bezeichnet. Wie nachstehend genauer erklärt wird, passen die
Eigenschaften solcher Schaltungen genau zu den Entwurfseigenschaften,
die im hier bevorzugten und dargestellten Ausführungsbeispiel gebraucht werden.
Allgemein kann festgestellt werden, daß konventionelle Logikfamilien von Schaltungen zum größten Teil aus einzelnen Logikgattern
aufgebaut sind, von denen jedes sowohl P- als auch N-Kanal-Feldeffekttransistoren enthält, die durch Anwendung des MOS-Herstellungsprozesses gefertigt werden. Die Verwendung des Komplementär-Symmetrie-Entwurfs erlaubt, daß die einzelnen Gatter in beiden binären logischen Zuständen im wesentlichen stromlos arbeiten. Weiterhin resultiert die MOS-Technologie in einem Aufbau mit isoliertem
Tor, was sicherstellt, daß in beiden binären Zuständen praktisch kein Steuerstrom für ein Gatter erforderlich ist. Die Halbleiterabteilung
der RCA Corporation in Sommerville, New Jersey 08876, stellt ein
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breites Fertigungsprogramm von Standard-C-MOS-Logikschaltkreisen
her, das von einzelnen Gattern bis zur sogenannten Mittelschaltkreisintegration (MSI) und zur Großschaltkreisintegration (LSI) reicht,
ferner stellt sie kundendefinierte Logikschaltkreise zur Verfügung,
die durch Baueinheiten aus konventionellen Logikelementen aufgebaut sind. Ein ähnliches Fertigungsprogramm an Standard-Schaltkreisen
und an kundendefinierten COS/MOS-Schaltungen ist ferner bei der National
Semiconductor Company erhältlich.
Bekanntlich müssen die Ausgangstransistoren in einer typischen integrierten C/MOS-Schaltung eine wesentlich größere Fläche auf dem
Chip einnehmen als jene Transistoren, aus denen die inneren logischen Gatter bestehen. Der Grund dafür ist, daß die Ausgangstransistoren
mehrere Eingangsschaltungen oder eine wesentliche Leiterlänge betreiben sollen, was zum Beispiel eine große Ausgangsbelastbarkeit
bedeutet, oder daß sie andererseits einen merklichen Strom in eine Last liefern müssen. Demgemäß wird das Schalten von Strom am Ausgang
üblicherweise getrennt oder entkoppelt von den internen Logikschaltungen
behandelt. Weiterhin spielen in der Ausgangsschaltung der vorliegenden Erfindung weitere Überlegungen eine Rolle, die die lineare
Aussteuerbarkeit und die notwendigen logischen Funktionen betreffen.
Die Ausgangstransistoren in Fig. 1 sind deshalb individuell gekennzeichnet, obwohl die Steuer schaltungen für diese Ausgangstransistoren
in der konventionellen Symbolik für NAND/NOR-Logik definiert
sind.
Die in Fig. 1 gezeigte Schaltung wird angeschlossen, um den Zu-
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stand einer Gruppe von acht Anschlußpunkten zu kontrollieren; die Schaltung wird vorzugsweise auf einem einzigen Halbleiterchip aufgebaut.
Wie weiter unten verdeutlicht wird, ist die Zahl der erforderlichen Anschlüsse für diese spezielle Logikschaltung für eine industrielle
Standard-Verpackung geeignet, zum Beispiel für ein "Dual-in-line "-Gehäuse
mit 16 Anschlüssen. Oben vurde festgestellt, daß die gesamte
Matrix der zu prüfenden Anschlußpunkte in der Größenordnung 100 000 Punkte umfassen kann, wodurch ein gesamtes Prüfsystem gemäß vorliegender
Erfindung eine große Zahl kundendefinierter integrierter Schaltkreise nach Fig. 1 umfaßt. Für jeden der acht durch die Schaltung
von Fig. 1 behandelten Anschlußpunkte ist je eine entsprechende Prüfschalt- und Speichereinheit 10 - 17 vorgesehen. Die Einheiten 10
bis 17 sind identisch und nur die erste Einheit 10 ist im Detail dargestellt.
Zwei der äußeren Leitungen an die Schaltung von Fig. 1 sind die
Erdleitung oder -schiene 20 und eine positive Stromversorgungsschiene 21. Mit diesen Versorgungspotentialen ist jede der Einheiten 10-17
versehen, wobei die Versorgungsklemmen an den Ausgangsschaltungen industriell üblich mit den Bezeichnungen V und Vcc gekennzeichnet
DU
bu
sind. V kennzeichnet die positive Stromversorgung, V_c die Erd-JJL) so
stromversorgung. Wie nachstehend genauer beschrieben wird, steuert
jede Prüfeinheit 10 - 17 den Zustand eines zugehörigen Anschlußpunktes in der zu prüfenden Matrix, wobei diese Verbindungen durch entsprechende
Schaltungsausgangsleitungen 30 - 37 hergestellt werden.
Jede Prüfeinheit 10 - 17 enthält vier FET-Ausgangstransistoren,
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einen P-Kanal-Transistor 25 und drei N-Kanal-Transistorai 27, 28
und 29. Wie nachstehend genauer erklärt wird, kann diese Ausgangsanordnung als 3-Zustands-Schaltung arbeiten5 sie bewirkt, daß die
entsprechende Ausgangsleitung 30 - 37 entweder mit einer der Stromversorgungsschienen
verbunden oder isoliert wird. Die Verbindungen der einzelnen Transistoren sind wie folgt: Der P-Kanal-Transistor 25
wird zwischen der positiven Stromversorgungsschiene 21 und der entsprechenden Ausgangsleitung 30 angeschlossen, während der N-Kanal-Transistor
27 zwischen der negativen Stromversorgungsschiene 20 und der Ausgangs leitung liegt. Dem Leitweg durch Transistor 27 ist ein
anderer Weg parallelgeschaltet, der aus den beiden in Serie geschalteten Transistoren 28 und 29 besteht. Mit andern Worten: Die Ausgangsleitung
30 kann an die Erdstromversorgungsschiene entweder über den Transistor 27 oder über die Serienschaltung aus den Transistoren
28 und 29 angeschlossen werden. Wie nachstehend näher erklärt wird, wird der zuletzt genannte Serienweg benutzt, um das Yorhandensein
von unerwünschten Verbindungen zu prüfen.
Jede Einheit 10 - 17 enthält ferner einen Flipflop- oder Speicherschaltkreis
39, der aus einem Paar über Kreuz geschalteter NOR-Gatter 40 und 41 besteht. Die Ausgangssignale von Flipflop 39 sind wie
üblich mit Q und Q bezeichnet. An einem der Eingänge der Schaltung
von Fig. 1 liegt ein. Rücksetzsignal (Löschsignal), das alien Einheiten
10 - 17 über eine Schaitungseingangsieitung 43 gemeinsam angeführt
wird. Dieses Signa! ist mit E bezeichnet und wird an das Flipflop 39
so angelegte, daß dieses einen Löschzustand einnimmt, bei dem das
Ai5sgsK.gssigKal Q, auf niedrigem Potential ist ο
4 G 9 8 ii Ü I υ G u ä
Drei der Eingänge (Al - A3) der Schaltung von Fig. 1 dienen
für codierte Adressiersignale, während ein vierter Eingang für die Zuführung eines Chip-Durchschaltesignals CE dient. Das Chip-Durchschaltesignal
und die Adressiersignale werden an ein im wesentlichen konventionelles Decodiernetzwerk 50 angelegt. Die Adressiersignale
Al - A3 werden in üblicher l-aus-8-Technik decodiert, um ein entsprechendes
Auswahlsignal für jede der Prüfeinheiten 10 - 17 zu erzeugen, wobei die entsprechenden Prüf signale mit S - S bezeichnet
sind. Eine einzelne Prüfeinheit 10 - 17 kann als durchgeschaltet oder adressiert betrachtet werden, wenn das entsprechende Auswahlsignal
auf hohem logischem Potential liegt. Die Erzeugung eines hohen oder bejahenden Auswahlsignals für jede Einheit ist ebenfalls von der Anwesenheit
eines hohen logischen Potentials am Chip-Durchschalteeingang
abhängig. Die Wahrheits- oder Funktionstabelle für dieses Decodiernetzwerk
ist in Fig. 2 wiedergegeben, in der L einen niedrigen Ein- oder Ausgangszustand, H einen hohen Ein- oder Ausgangszustand und
X einen indifferenten Zustand kennzeichnet.
Innerhalb jeder Einheit 10 - 17 Wird das entsprechende Auswahlsignal
direkt an das Tor des N-Kanal-Transistors 27 und auch an den
Setzeingang des Flipflops 39 gelegt. Das entsprechende Auswahlsignal wird ferner über einen Inverter 53 an ein NAND-Gatter 55 gelegt, wo
es mit dem Aus gangs signal Q vom Flipfiop 39 verknüpft wird. Das Ausgangssignal des NAND-Galters 55 wird an das Tor des P-Kanal-Transistors
25 angelegt. De aer Transistor 25 vom P-Kanal-Typ ist,
wird sein Kanal durch die Anwendung eines niedrigen Signals leitend gerr-;,:-h:,
im Gegensatz zu der: N-Kanai-Transistoren 27 - 29, die durch er:, hohes Signal leitend trar.-arht werden .
L ■. i ti 3 5/0543
Die Leitung durch den N-Kanal-Transistor 28 wird vom Ausgangssignal
Q des Flipflops 39 gesteuert, während die Leitung durch den N-Kanal-Transistor 29 durch ein Torsignal G gesteuert wird. G
stellt einen der Eingänge des Systems von Fig. 1 dar und wird gemeinsam an alle Prüfeinheiten 10 - 17 angelegt. Da das Steuersignal G direkt
an die Tor klemme jedes Transistors 29 angeschaltet wird, ohne
Zwischenschaltung von logischen digitalen oder schaltbaren Verbindungsgattern, ist ersichtlich, daß die Leitung des Transistors 29 stetig oder
linear gesteuert werden kann, im Unterschied zur abrupten sprungförmigen Übergangscharakteristik der digitalen Steuersignale.
In Übereinstimmung mit dem Vorhergehenden ist die interne Arbeitsweise
jeder der Einheiten 10 - 17 wie folgt, wobei Bezug auf die sequentielle Wahrheitstabelle von Fig. 3 genommen wird. Wenn das
Löschsignal in den hohen Zustand geht, wird das Flipflop 39 gelöscht,
so daß sein Ausgangssignal Q in den niedrigen und das Ausgangssignal Q in den hohen Zustand geht. Unter der Annahme, daß das entsprechende
Auswahlsignal nicht im hohen Zustand ist, ist der N-Kanal-Transistor
27 ausgeschaltet und der P-Kanal-Transistor 25 wird durch den niedrigen Zustand des Signals Q am Einschalten gehindert. Während
der N-Kanal-Transistor 28 durch das Signal Q eingeschaltet wird, kann keine wirkliche Leitung über diesen Weg entstehen, solange
der N-Kanal-Transistor 29 nicht eingeschaltet ist. Da die Ausgangsleitung
30 somit weder auf die Erdschiene noch auf die positive Stromversorgungsschiene geschaltet ist, ist sie tatsächlich isoliert oder in
einem frei schwimmenden Potential zwischen den beiden Stromversorgungspegeln. Dieser Zustand ist in der Wahrheits- oder Funktionstabelle
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von Fig. 3 durch die Bezeichnung "Aus" gekennzeichnet.
Wenn der Speicher 39 gelöscht ist, stellt das Anlegen des Torsignals
einen leitenden Weg her, indem der Transistor 29 eingeschaltet wird und somit die Ausgangsleitung 30 auf Erdpotential gelegt wird,
wie im zweiten Schritt der sequentiellen Wahrheits- oder Funktionstabelle von Fig. 3 gezeigt wird. Wie die Schritte 3 und 4 der Wahrheits-
oder Funktionstabelle zeigen, kann das Torsignal G den Zustand der Ausgangsleitung 30 zwischen seinem isolierten und seinem
niedrigen Zustand steuern, sogar nachdem das Löschsignal beendet ist, solange das Flipflop 39 in seinem Löschzustand verbleibt.
Wenn das entsprechende Auswahlsignal als Antwort auf die geeignete
Verknüpfung der Adressier- und Durchschaltesignale an eine gegebene Prüfeinheit 10 - 17 gelegt wird, wird ihr Flipflop 39 in
den Setzzustand gebracht und der entsprechende N-Kanal-Transistor 27 durch das Auswahlsignal direkt eingeschaltet. Während der N-Kanal-Transistor
28 direkt vom Ausgangs signal Q des Flipflops 39 ausgeschaltet wird, wird verhindert, daß das Ausgangssignal Q des Flipflops sofort den P-Kanal-Transistor 25 einschaltet, indem das invertierte
Auswahlsignal als eines der Eingangs signale des NAND-Gatters 55 dient. Somit wird während der tatsächlichen Anwendung des entsprechenden Auswahlsignals die entsprechende Ausgangsleitung 30 mit
der Erdschiene über den Transistor 27 verbunden und nicht mit der positiven Schiene über den P-Kanal-Transistor 25. Dieser Zustand
ist in der vierten Zeile der Wahrheits- oder Funktionstabelle von Fig.
3 dargestellt. Nach Beendigung des Auswahlsignals kehrt sich die Si-
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tuation um. Durch die Rückkehr des Auswahlsignals in den niedrigen
Pegel wird der Transistor 27 abgeschaltet, während das resultierende
Hochpegelsignal des Inverters 53 das Ausgangssignal Q des Flipflops 39 durchschaltet und nach Durchlaufen des NAND-Gatters 55 den P-Kanal-Transistor
25 einschaltet. Dies ist im Schritt 6 der sequentiellen Wahrheits- oder Funktionstabelle von Fig. 3 dargestellt. Wenn
die Lösch- und Auswahlsignale beide gleichzeitig angelegt werden, ein Zustand, der normalerweise nicht vorkommt, wird die Ausgangsleitung
30 auf ihren niedrigen Zustand gezogen, unabhängig vom Zustand des Torsignals.
Wie bereits oben festgestellt wurde, kann eine Rückwand- oder
Matrixanordnung aus zu prüfenden Anschlußpunkten leicht die Größenordnung 100000 Punkte umfassen. Dementsprechend wird ein vollständiges
Rückwand-Prüfgerät gemäß der vorliegenden Erfindung typisch eine große Zahl von Schaltungen nach Fig. 1 umfassen, zusammen mit
weiteren Adressier- und Auswahlschaltungen, damit solche Schaltungen
individuell durchgeschaltet werden können c Während eine besondere
Vorrichtung zur Adressierung und Steuerung eines derartigen Feldes
von Prüfeinheiten in der Parallelanmeldung derselben Anmelderin mit
dem Titel "Schaltungsanordnung zum Prüfer» einer Matrixverdrahtung"
beschrieben ist, die den gleichen Anmelde- und Prioritätstag hat,, sollte ersichtlich sein, daß andere derartige Systeme direkt abgeleitet werden
könnten, um diese Prüfeinheiten vorteilhaft einzusetzen. Es ist
deshalb an dieser Steile zweckmäßig, zu beschreiben, wie die interne
Arbeitsweise dieser einzelnen Prüischali- und Spsichereinheiten die verailgeiTaeinerts.-Prüfung
von KeiEwerK^natriaeR stark erleichtert,
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Ebenfalls bereits erwähnt wurde, daß der Senkenstrom der in dem dargestellten Ausführungsbeispiel benutzten Logikgatter bei Verwendung
des C/MOS-Aufbaus so gering ist, daß eine zwischen der
positiven und der Erdstromversorgungsschiene hergestellte Verbindung bzw. der Durchgang der durch die Ausgangstransistoren der
Schaltung leicht erkennbar ist durch Betrachtung des erhöhten Senkenstroms in der Stromversorgung, unabhängig vom Zustand der verschiedenen
internen Gatter und Speicher. Demgemäß kann die Existenz eines Netzwerkes aus Drahtverbindungen zwischen einer Vielzahl von Anschlußpunkten
durch aufeinanderfolgende Adressierung der Prüfeinheiten, die zu diesen Anschlußpunkten in der Folge gehören, bestimmt
oder geprüft werden, und durch Messen, ob eine derartige Ausgangsschaltungsverbindung
zwischen den Versorgungsschienen vorhanden ist, wenn der sequentielle Prüfvorgang fortschreitet. Falls das Netzwerk
vorhanden ist, wird eine derartige angeschlossene Ausgangsschaltung gemessen, da jeder auf den ersten folgende Anschlußpunkt adressiert
ist. Dies geschieht wie folgt: Während des Zeitraumes, in dem jede
Prüfeinheit adressiert wird, wird der entsprechende Anschlußpunkt mit der Erdstromversorgungsschiene über den entsprechenden N-Kanal-Transistor
27 verbunden. Da das Auswahlsignal auch das Setzendes
entsprechenden Flipflops 39 verursacht, bewirkt die folgende Beendigung des Auswahlsignals, daß der Anschlußpunkt dann über den P-Kanal-Transistor
25 mit der positiven Stromversorgungsschiene verbunden
wird.
Wenn der erste Punkt eines gegebenen Netzwerkes adressiert ist, wird keine Verbindung der Ausgangsschaltung zwischen den Stromver-
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sorgungsschienen hergestellt, da sich alle anderen Anschlußpunkte
in der Matrix in ihrem Anfangs- oder isolierten Zustand befinden. Wenn jedoch der zweite und die folgenden Punkte, die das gewünschte
Netzwerk bilden, adressiert werden, wird eine derartige Verbindung
vorhanden sein, falls das tatsächliche Netzwerk mit dem gewünschten Netzwerk übereinstimmt. Der Verbindungsweg führt, von der Erdschiene
ausgehend, durch den nun adressierten Transistor 27 der Prüfeinheit zum entsprechenden Anschlußpunkt in der Matrix, durch
das geprüft werdende Netzwerk zu den vorher adressierten Anschlußpunkten und durch die P-Kanal-Transistoren' 25 in den vorher adressierten
Prüfeinheiten zur positiven Stromversorgungsschiene. Wie oben festgestellt, werden die P-Kanal-Transistoren in den vorher
adressierten Prüfeinheiten durch die entsprechenden Flipflop- oder
Speicherschaltungen, die als jedem Anschlußpunkt zugeordnete Speicherelemente wirken, im leitenden Zustand gehalten.
Während des Prüfvorganges an einem einzelnen Netzwerk wird jeder Anschlußpunkt des Netzwerkes der Reihe nach in eine gespeicherte
Verbindung mit der positiven Schiene gebracht. Nachdem der letzte Anschlußpunkt adressiert wurde, befinden sich demnach alle zum Netzwerk
gehörenden Anschlußpunkte in einer gespeicherten leitenden Verbindung mit der positiven Schiene. Um danach die Isolation des ausgewählten
Netzwerkes von allen anderen Anschlußpunkten der Matrix zu prüfen, d. h. um festzustellen, daß keine falschen Verbindungen
existieren, die dieses Netzwerk beeinflussen, wird nun das Torsignal G angelegt, während der Versorgungsstrom angezeigt wird, um die
Existenz einer Ausgangsschaltungsverbindung zwischen den Versorgungs-
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schienen festzustellen. Die Wirkung des gemeinsam angelegten Torsignals
besteht darin, alle verbleibenden Anschlußpunkte in der Matrix gleichzeitig mit der Erdstromversorgungsschiene zu verbinden, indem
die entsprechenden Transistoren 29 eingeschaltet werden. Da die interne Speicherschaltung 39 jeder Prüfeinheit 10 - 17 im gesetzten
Zustand so arbeitet, daß der Transistor 28 in Reihe mit dem Transistor
29 abschaltet, werden nur jene Einheiten vom gemeinsamen Torsignal betätigt, die nicht vorher adressiert waren, um momentan einen
leitenden Weg zwischen der entsprechenden Aus gangs leitung und
der Erdschiene herzustellen. Man kann somit zeigen, daß der zu jeder Prüfeinheit gehörende interne Speicherschaltkreis oder das Speicherelement
diese Operation ebenfalls erleichtert. Wenn keine falschen, das geprüft werdende Netzwerk beeinflussende Verbindungen
vorhanden sind, bewirkt das Anlegen des Torsignals keinen Anstieg im Versorgungssenkenstrom, der als Zeichen für eine Verbindung der
Ausgangsschaltung mit den Versorgungsschienen dient. Mit anderen Worten: Das geprüfte Netzwerk kann als isoliert oder entkoppelt von
den anderen Anschlußpunkten der Matrix angesehen werden.
Wie bereits früher beschrieben wurde, erlaubt der direkte Zugriff
zu den Toranschlüssen des Transistors 29 die Verwendung einer Sägezahnspannung, um diese Prüfung durchzuführen. Dies ist vorteilhaft
, da während der Isolationsprüfung eine große Zahl von Transistoren 29 plötzlich eingeschaltet wird. Während ein einzelner Feldeffekt-Transistor,
wie bereits erwähnt, eine Strombegrenzung eingebaut hat, könnte ein sich durch die parallelgeschalteten Kanäle zahlreicher
derartiger Transistoren erstreckender Leitweg die Stromver-
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sorgung so stark belasten, daß ein steiler Abfall der Versorgungsspannung auftreten könnte, der die in den verschiedenen Flipflops 39
gespeicherten Daten zerstören könnte. Durch Verwendung einer Sägezahnspannung
zum Aufsteuern der Transistoren 29 kann ein erhöhter Senkenstrom, der eine Anzeige für eine Ausgangsschaltungsverbindung
darstellt, bei einem relativ geringen Strompegel gemessen werden, wonach das angelegte gemeinsame Torsignal beendet werden
kann, damit eine derartige Überlastung verhindert wird.
Da es die Prüfvorrichtung der vorliegenden Erfindung zuläßt, mit dem steuernden Rechner Durchgangsprüfungen auszuführen zwischen
irgendeinem ausgewählten Paar von Anschlüssen innerhalb der gesamten Matrix, ebenso jeden Anschluß oder eine Gruppe von Anschlüssen
auf Isolation zu den verbleibenden Anschlußpunkten der gesamten Matrix hin zu überprüfen, ist ersichtlich, daß unter Verwendung
von adaptiver Programmierung nach der Entdeckung eines Fehlers ein Suchprogramm loslaufen kann und durch Prüfung und Ausschöpfen
der verschiedenen Möglichkeiten jede einzelne falsche Querverbindung isoliert werden kann. Die Länge des zu einer solchen Prüfung benötigten
Programms wird beträchtlich verkürzt dadurch, daß die Vorrichtung eine Prüfung der Isolation des geprüft werdenden Netzwerkes
gegenüber ausgewählten Gruppen von Anschlußpunkten erlaubt, so daß
der Fehler allgemein lokalisiert werden kann, bevor eine punktweise Prüfung zur Fehlerlokalisierung erfolgt.
Unter Ausnutzung der Fähigkeit der vorliegenden Vorrichtung kann in stark vereinfachter Weise sowohl das Vorhsndeaseisi und der
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Ort einer unbekannten Verbindung überprüft werden, als auch die Existenz
einer Verbindung zwischen irgendeinem ausgewählten Paar von Punkten innerhalb der Matrix und in ähnlicher Weise auch die Isolation
irgendeiner Gruppe von Punkten, die aus dem Rest der Matrix ein Netzwerk bilden, bestimmt werden. Weiterhin ist für erfahrene Programmierer
ersichtlich, daß ein adaptives oder Lernprogramm geschrieben werden kann, das ohne Vorkenntnis irgendeiner der Matrixverbindungen
die Matrix vollständig durchprüfen kann, um alle vorhandenen Verbindungen festzustellen. Die Ergebnisse dieser Feststellung
können als empirisch abgeleitete Verdrahtungsliste gebraucht werden. Während ein solches untersuchendes Analyseprogramm natürlich
wesentlich mehr Zeit als ein Prüfprogramm benötigt, das lediglich mit der basierenden Annahme arbeitet, daß gewünschte, vorher
definierte Verbindungen existieren, erlaubt die erleichterte Prüfoperation
der Vorrichtung der vorliegenden Erfindung, daß eine derartige empirische Lernprozedur in relativ kurzer Zeit hergestellt
werden kann, d. h. es ist eine Angelegenheit von Minuten, verglichen mit derjenigen Zeit, die erforderlich wäre, die Information über die
Definition der Zwischenverbindungen einer Matrix lediglich in einen Rechner speicher zu bringen. Somit kann die Prüfvorrichtung der vorliegenden,
mit Rechner-Steuerung arbeitenden Erfindung dann, wenn eine richtig verdrahtete Matrix von Anschlußpunkten gegeben ist, diese
Matrix analysieren und die Daten zur Definition der verschiedenen Netzwerke abspeichern, die die Anschlußpunkte der Matrix miteinander
verbinden. Infolgedessen können andere Matrizen durch diese gespeicherte Information in relativ kurzen Zeitabständen geprüft werden,
um festzustellen, ob ihre Verdrahtung mit der des Originals
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einstimmt. Solch eine Prozedur kann im Falle von verhältnismäßig kleinen Produktionsläufen höchst wünschenswert sein, wo die Kosten
für die manuelle Einga.be oder Definition der Prüfinformation nicht
über einen langen Produktionslauf abgeschrieben werden können. Ähnliche Vorteile ergeben sich dort, wo die Muster der Netzwerke,die
die aus Anschlußpunkten gebildete Matrix verbinden, häufig geändert werden.
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Claims (13)
- Patentansprüche^l .Λ Schaltungsanordnung zum Prüfen von Zwischenverbindungen in einer Matrix von Anschlußpunkten, gekennzeichnetdurch mehrere Durchgangs-Prüfschalteinheiten (10 - 17), und zwar für jeden Punkt eine, unddurch ein Decodiernetzwerk (50), das die selektive Adressierung jeder Einheit mit Hilfe von decodierten Auswahlsignalen erlaubt,wobei jede der Prüfeinheiten ein Speicherelement (39) enthält, das gesetzt wird, wenn die Einheit adressiert ist, und eine Halbleiter-Schalteinrichtung, die während der Adressierung der Einheit arbeitet, um den entsprechenden Anschlußpunkt mit einer ersten Schiene (20) zu verbinden, die allen Einheiten gemeinsam ist, und die nach Beendigung der Adressierung und solange das Speicherelement gesetzt ist, arbeitet, um den entsprechenden Anschlußpunkt mit einer zweiten Schiene (21) zu verbinden, die ebenfalls allen Einheiten gemeinsam ist,wobei jedes Speicherelement durch ein gemeinsames Löschsignal (R) löschbar ist, so daß die Schalteinrichtung in einen Anfangs zustand versetzt wird, in dem der Anschlußpunkt von beiden Schienen isoliert ist, und309885/0 5 43wobei die Schalteinrichtung im Anfangszustand aufA^in Torsignal (G) anspricht, das mehreren Einheiten gemeinsam ist, um den entsprechenden Anschlußpunkt mit der ersten Schiene zu verbinden.
- 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schalteinrichtung (10 - 17) Feldeffekttransistoren mit komplementärem Leitfähigkeitstyp enthält.
- 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Decodiernetzwerk (50) und das Speicherelement (39) C-MOS-Feldeffekttransistor-Logikelemente enthalten, daß die Schalteinrichtung (10 - 17) MOS-Feldeffekttransistoren mit komplementärem Leitfähigkeitstyp enthält, und daß die erste und die zweite Schiene (20 und 21) die Stromversorgungsschienen für die Logikelemente und die Transistoren sind.
- 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Speicherelement (39) aus einem Flipflop mit einem Paar von zusammengeschalteten NOR-Gattern (40 und 41) besteht.
- 5. Schaltungsanordnung zum Prüfen von Zwischenverbindungen in einer Matrix von Anschlußpunkten, gekennzeichnet durch mehrere Prüfschalteinheiten (10 - 17 ), und zwar für jeden Punkt eine, und durch ein Decodiernetzwerk (50), das die selektive Adressierung jeder Einheit mit Hilfe von decodierten Auswahlsignalen erlaubt, wobei jede der Prüfeinheiten im adressierten Zustand arbeitet, um den entsprechenden3 0 9 8 8 5/0543Punkt mit einer ersten Schiene (20) zu verbinden, die allen Prüfeinheiten gemeinsam ist, und wobei jede der Prüfeinheiten nach Beendigung ihrer Adressierung ebenfalls arbeitet, um den entsprechenden Anschlußpunkt mit einer zweiten Schiene (21) in eine gespeicherte Verbindung zu bringen, die ebenfalls allen Prüfeinheiten gemeinsam ist, wobei jede Einheit durch ein Löschsignal (R) löschbar ist, das gemeinsam an alle Einheiten angelegt wird, und in einen Anfangszustand zurückgesetzt werden kann, in dem der entsprechende Anschluß von beiden Schienen isoliert ist und wobei jede Einheit in ihrem Löschzustand auf ein Torsignal (G) ansprechen kann, das gemeinsam an mehrere Prüfschalteinheiten angelegt wird, um den entsprechenden Anschlußpunkt mit der ersten Schiene zu verbinden.
- 6. Schaltungsanordnung zum Prüfen von Zwischenverbindungen in einer Matrix von Anschlußpunkten, gekennzeichnet durch mehrere Durchgangs-Prüfschalteinheiten, und zwar für jeden Punkt eine, und durch ein Decodiernetzwerk, das die selektive Adressierung jeder Einheit mit Hilfe von decodierten Auswahlsignalen erlaubt, wobei jede der Prüfeinheiten im adressierten Zustand arbeitet, um den entsprechenden Punkt mit einer ersten Schiene zu verbinden, die allen Prüfeinheiten gemeinsam ist, und wobei jede der Prüfeinheiten nach Beendigung ihrer Adressierung ebenfalls arbeitet, um den entsprechenden Anschlußpunkt an eine zweite Schiene anzuschließen, die ebenfalls allen Prüfeinheiten gemeinsam ist, und wobei die Schaltungsanordnung auch mehrere Isolations-Prüfschalteinrichtungen enthält, eine für jeden Anschlußpunkt, wobei die Isolations-PrUfSchalteinrichtungen auf309885/0543ein Torsignal ansprechen können, das gemeinsam an alle Isolations-Prüfschalteinrichtungen angelegt wird, um irgendwelche Anschlußpunkte, die dann nicht an die zweite Schiene angeschlossen sind, als Antwort auf das Torsignal mit der ersten Schiene zu verbinden.
- 7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß jede Durchgangs-Schalteinheit einen MOS-Feldeffekttransistor (27) eines Leitfähigkeitstyps enthält, der den entsprechenden Punkt mit der ersten Schiene verbindet, und einen zweiten MOS-Feldeffekttransistor (25) des entgegengesetzten Leitfähigkeitstyps, der den entsprechenden Punkt mit der zweiten Schiene verbindet, und daß die Isolations-Prüfschalteinrichtung ein Paar von MOS-Feldeffekttransistoren (28, 29) eines Leitfähigkeitstyps enthält, die in Reihe geschaltet sind, um einen leitenden Weg zwischen den entsprechenden Punkten und der ersten Schiene parallel zum ersten Feldeffekttransistor (27) zu bilden.
- 8. Verdrahtungs-Prüfschaltungsanordnung zum Prüfen einer Matrix von Anschlußpunkten, die in einer beliebigen Weise zusammengeschaltet sind und mehrere Netzwerke aus miteinander verbundenen Punkten bilden, gekennzeichnet durch mehrere Punktzustands-Steuereinheiten, eine für jeden Anschlußpunkt in der Matrix, wobei jede Steuereinheit enthält:erste Halbleiter-Schalteinrichtungen, wobei diese ersten Schalteinrichtungen so arbeiten,. daß sie als Antwort auf ein entsprechendes Auswahlsignal selektiv den entsprechenden Punkt an eine erste Schiene anschließen;309885/0 543zweite Halbleiter-Schalteinrichtungen, wobei diese zweiten Schalteinrichtungen so arbeiten, daß sie den entsprechenden Punkt selektiv an eine zweite Schiene anschließen;Speichereinrichtungen, die auf das entsprechende Auswahlsignal ansprechen, um die zweiten Schalteinrichtungen nach der Beendigung des entsprechenden Auswahlsignals zu betreiben; unddritte Halbleiter-Schalteinrichtungen, wobei diese dritten Schalteinrichtungen arbeiten, wenn die Speichereinrichtungen die zweiten Schalteinrichtungen nicht betreiben, um den entsprechenden Punkt als Antwort auf ein Steuersignal selektiv an die erste Schiene anzuschließen, wobei das Steuersignal allen Steuereinheiten gemeinsam ist.
- 9. Verdrahtungs-Prüfschaltungsanordnung zum Prüfen einer Matrix von Verbindungspunkten, die in einer beliebigen Zahl von Netzwerken zusammengeschaltet sind, dadurch gekennzeichnet, daß die Schaltungsanordnung mehrere Schalteinheiten enthält, eine für jeden Punkt, wobei jede Einheit enthält:einen ersten FET (Feldeffekttransistoren) eines Leitfähigkeitstyps, der den Punkt an eine erste Schiene anschließt;zweite und dritte FETs des ersten Leitfähigkeitstyps, wobei die zweiten und dritten FETs miteinander in Reihe geschaltet sind und die Reihenschaltung dabei parallel zum ersten FET liegt;309885/0543einen FET mit komplementärem Leitfähigkeitstyp zum ersten Typ, der den Punkt mit einer zweiten Schiene verbindet;ein FET-Flipflop mit einem Setz- und Löschzustand;Einrichtungen, um an den ersten FET ein entsprechendes Auswahlsignal anzulegen, das der Einheit zugeordnet wird, um den ersten FET leitend zu machen, wobei das Auswahlsignal auch an das Flipflop angelegt wird, um dieses in seinen Setzzustand zu bringen;Toreinrichtungen, die auf das Auswahlsignal ansprechen und das Flipflop und den Komplementärtyp-FET miteinander verbinden, damit der Komplementärtyp-FET durch das Flipflop leitend gemacht wird, das sich nach Beendigung des Auswahlsignals im Setzzustand befindet, wobei der dritte FET so angeschlossen wird, daß der dritte FET nichtleitend gemacht wird, wenn das Flipflop in seinem Setzzustand ist, und leitend, wenn das Flipflop in seinem Löschzustand ist;Einrichtungen, um ein allen Einheiten gemeinsames Torsignal direkt der Torklemme des zweiten FET zuzuführen, wobei die Leitung zwischen dem Punkt und der ersten Schiene durch ein stetig sich änderndes Torsignal progressiv zunehmen kann, wenn das Flipflop sich in seinem Löschzustand befindet; undEinrichtungen, um ein allen Einheiten gemeinsames Löschsignal dem Flipflop zuzuführen, um es in seinen Löschzustand zu bringen.309885/0543
- 10, Verdrahtungs-Prüfschaltungsanordnung zur Prüfung einer Matrix von Verbindungspunkten, die in einer beliebigen Zahl von Netzwerken zusammengeschaltet sind, dadurch gekennzeichnet, daß die Schaltungsanordnung mehrere Schalteinheiten enthält, die alle durch ein gemeinsames Paar von Stromversorgungsschienen mit Energie versorgt werden, eine Einheit für jeden der Punkte, wobei jede Einheit enthält:einen ersten FET (Feldeffekttransistor) eines Leitfähigkeitstyps, der den entsprechenden Punkt an eine erste der Stromversorgungsschienen anschließt;zweite und dritte FETs des ersten Leitfähigkeitstyps, wobei die zweiten und dritten FETs miteinander in Reihe geschaltet sind und die Reihenschaltung dabei parallel zum ersten FET liegt;einen FET mit komplementärem Leitfähigkeitstyp zum ersten Typ, der den entsprechenden Punkt mit der anderen Stromversorgungsschiene verbindet;ein COS/MOS-Flipflop mit einem Setz- und einem Löschzustand,Einrichtungen, um an den ersten FET ein entsprechendes Auswahlsignal anzulegen, das der Einheit zugeordnet wird, um den ersten FET leitend zu machen, wobei das Auswahlsignal auch an das Flipflop angelegt wird, um dieses in seinen Setzzustand zu bringen;309885/0543COS/MOS-Toreinrichtungen, die auf das Auswahlsignal ansprechen und das Flipflop und den Komplementärtyp-FET miteinander verbinden, damit der iwmplernentärtyp-FET durch das Flipflop leitend gemacht wird, das sich nach Beendigung des Auswahlsignals im Setzzustand befindet, wobei der dritte FET so angeschlossen wird, daß der dritte FET nichtleitend gemacht wird, wenn das Flipflop in seinem Setzzustand ist, und leitend, wenn das Flipflop in seinem Löschzustand ist;Einrichtungen, um ein allen Einheiten geneinsames Tonsignal direkt der Torklemme des zweiten FET zuzuführen, wobei die Leitung zwischen dem Punkt und der ersten Schiene durch ein stetig sich änderndes Torsignal progressiv zunehmen kann, wenn das Flipflop sich in seinem Löschzustand befindet;Einrichtungen, um ein allen Einheiten gemeinsames Löschsignal dem Flipflop zuzuführen, um es in seinen Löschzustand zu bringen; unddaß die Prüfschaltungsanordnung auch COS/MOS-Decodiereinrichtungen enthält, damit einzelne der Schalteinheiten durch codierte Adressiersignale ausgewählt werden können, die gemeinsam an die Einheiten angelegt werden, wobei der Durchgang in einem gewünschten Netzwerk durch aufeinanderfolgende Adressierung der Schalteinheiten geprüft werden kann, die zu dem richtigen Punkt im Netzwerk gehören, während der Durchgang zwischen den Stromversorgungsschienen und die Isolation des Netzwerkes durch Anlegen eines stetig steigenden Torsignals geprüft werden kann, das gemeinsam an den zweiten FET jeder309885/0543in jeder Einheit angelegt wird, wobei gleichzeitig die Prüfung auf ausreichende Isolation zwischen den Stromversorgungsschienen erfolgt.
- 11. Verfahren zur Prüfung einer gewünschten Verbindung in einer Matrix aus Anschlußpunkten, die mehrere Netzwerke darstellen, dadurch gekennzeichnet, daß das Verfahren für jedes Netzwerk der Reihe nach folgende Schritte durchführt:aufeinanderfolgendes Verbinden jedes Punktes des geprüften Netzwerkes zunächst mit einer ersten und dann mit einer zweiten Schiene;Durchgangsprüfung zwischen der ersten und der zweiten Schiene während der Verbindung eines jeden Punktes der Reihe nach mit der ersten Schiene;nachdem alle Punkte in dem ausgewählten und geprüft werdenden Netzwerk mit der zweiten Schiene verbunden sind, gleichzeitige Verbindung aller anderen Punkte der Matrix mit der ersten Schiene; undIsolationsprüfung zwischen der ersten und der zweiten Schiene während der Verbindung der anderen Punkte mit der ersten Schiene.
- 12. Verfahren zur Prüfung einer gewünschten Verbindung in einer MsLiix aus Anschlußpunkten, die mehrere Netzwerke darstellen, dadurch gekennzeichnet, daß das Verfahren für jedes Netzwerk der Reihe nach folgende Schritte durchführt:3 0 9885/0543aufeinanderfolgendes Verbinden jedes Punktes im Netzwerk zuerst mit einer ersten und dann Herstellung einer gespeicherten Verbindung dieses Punktes mit einer zweiten Schiene;Durchgangsprüfung zwischen der ersten und der zweiten Schiene während der Verbindung eines jeden Punktes der Reihe nach mit der ersten Schiene?nachdem alle Punkte in dem geprüft werdenden Netzwerk mit der zweiten Schiene verbunden sind, gleichzeitige Verbindung aller anderen Punkte der Matrix mit der ersten Schiene; undIsolationsprüfung zwischen der ersten und der zweiten Schiene während der Verbindung der anderen Punkte mit der ersten Schiene.
- 13. Verfahren zum Betreiben einer Prüf-Schaltungsanordnung, bestehend aus mehreren Prüfschalteinheiten , und zwar aus einer für jeden Anschlußpunkt in einer zu prüfenden Verdrahtungsmatrix, wobei jede Prüfeinheit im adressierten Zustand arbeitet, um den entsprechenden Punkt mit einer ersten Schiene zu verbinden, die allen Prüfeinheiten gemeinsam ist, und wobei jede Prüfeinheit nach Beendigung der Adressierung arbeitet, um den entsprechenden Anschlußpunkt mit einer zweiten Schiene zu verbinden, die ebenfalls allen Schalteinheiten gemeinsam ist, wobei jede Einheit auch Isolier-Prüfeinrichtungen enthält, die auf ein gemeinsames Tor signal ansprechen, um als Antwort auf das Torsignal den entsprechenden Anschlußpunkt an die erste Schiene anzuschließen, gekennzeichnet durch309885/0543aufeinanderfolgende Adressierung der Einheiten, die zu den Punkten in einem vorher ausgewählten, zu prüfenden Netzwerk gehören und gleichzeitige Sperrung der entsprechenden Isolations-Prüfeinrichtungen in jeder adressierten Einheit;Durchgangsprüfung zwischen der ersten und der zweiten Schiene, wenn jede Einheit adressiert ist;Anlegen eines gemeinsamen Torsignals an alle Prüfeinheiten; undIsolationsprüfung zwischen der ersten und der zweiten Schiene während der Anlegung des Torsignals.309885/0543
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