DE2131443B2 - - Google Patents

Description

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Die Erfindung bezieht sich auf eine Speicheranordnung mit einer Mehrzahl von Speicherelementen, die auf einer gedruckten Schaltungskarte angeordnet sind, welche ein stromleitendes Schema ergibt das die Elemente mit einer Mehrzahl von Anschlüssen auf der gedruckten Schaltungskarte einschließlich Adressenanschlüssen und Dateneingangs/Ausgangsanschlüssen verbindet. to

Es ist bekannt, z. B. aus IEEE Spektrum, Oktober 1969, S. 28-34, insbesondere Seite 34, Fig. 13, eine Speicheranordnung aus einer Vielzahl von Speicherelementen, z. B. integrierten Halbleiter-Speicherelementen, in der vorbeschriebenen Weise aufzubauen. Im speziellen Falle der vorgenannten Literaturstelle ist die Speicheranordnung aus sechszehn Speichermodulen/ sogenannten RAM-Elementen aufgebaut, von denen jedes 256 Wörter enthält.

Ein bei einer bekannten Speicheranordnung dieser t,o Art auftretendes Problem besteht darin, daß die Speicheranordnung eine feste Bitkapazität pro Wort hat. Beispielsweise ist die Bitkapazität in der vorerwähnten Literaturstelle mit ein Bit pro Wort gewählt. Eine derartige Speicheranordnung ist deshalb nur für Anwendungsfälle zweckmäßig, bei denen diese bestimmte Bitkapazität erforderlich ist. Sie kann an eine unterschiedliche Bitkapazität pro Wort nur dadurch angepaßt werden, daß die gedruckte Schaltungskarte anders ausgelegt wird, so daß ein vollständig anderes Schema von Verbindungen zwischen den Speicherelementen erzielt wird.

Aufgabe vorliegender Erfindung ist es deshalb, eine Speicheranordnung zu schaffen, die aus Speicherelementen besteht, weiche auf einer gedruckten Schaltungskarte in der vorbeschriebenen Welse angeordnet sind, wobei die Anordnung in der Weise reorganisiert werden kann, daß eine unterschiedliche Bitkapazität pro Wort erzielt wird, ohne daß die gedruckte Schaltungskarte bzw. die Speicherelemente räumlich geändert wird bzw. werden.

Dies wird gemäß der Erfindung dadurch erreicht daß das stromleitende Schema auf der gedruckten Schaltungskarte so angeordnet ist daß lediglich durch Änderung von Außenverbindungen zu bestimmten Anschlüssen eine Änderung der Speicheranordnung aus der ersten Konfiguration mit einer bestimmten Bitkapazität pro Wort in eine zweite Konfiguration mit einer unterschiedlichen Bitkapazität pro Wort möglich ist

Ausbildungsformen der Erfindung ergeben sich aus den Unteransprüchen.

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand von Ausführungsbeispielen erläutert Es zeigt

F i g. 1 in einem Blockschema ein im Aufbau veränderliches Speichersystem in einer Anordnung mit 1024 Wortzeilen zu je 18 Bitstellen,

Fig.2 zeigt in einem Blockschema ein im Aufbau veränderliches Speichersystem in einer Anordnung mit 2048 Wortzeilen zu je 9 Bitstellen;

F i g. 3 zeigt in einem Blockschema eine der F i g. 2 ähnliche Anordnung mit zusätzlichen Schaltungen, die ein Setzen und Zurücksetzen von Schaltkreisen für die Datenausgabe ermöglicht wenn der Ausgang eines nichtgewählten Speichersystems keine Boolesche Null ist;

F i g. 4 erläutert schematisch den Adressieranschlußbereich einer Karte, auf der ein Speichersystem nach F i g. 1 oder 2 angeordnet ist;

F i g. 5 zeigt schematisch den Speicherbereich einer Karte, auf der ein Speichersystem nach F i g. 1 oder 2 angeordnet ist.

Nachstehend wird die Erfindung anhand der Zeichnungen erläutert, in der jene Teile eines Speichersystems dargestellt sind, die für das Verständnis der Erfindung erforderlich sind.

F i g. 1 zeigt ein Speichersystem, das vorzugsweise ein Halbleiter-Speichersystem ist Das System hat eine festgelegte Bitstellenanzahl und besitzt einen ersten Speicherteil 51 und einen zweiten Speicherteil 52, die vorzugsweise auf je einem Halbleiter-Speicherbaustein mit integrierten Schaltungen angeordnet sind und je 1024 Wortzeilen zu je 9 Bitstellen besitzen. Zu diesem Zweck sind Bestandteile in entsprechender Anzahl auf einer Leiterkarte von vorherbestimmtem Format in einer gedruckten Schaltung angeordnet.

Jeder Speicherteil S X oder 52 ist mit Adressierleitungen AX bis A10 versehen, die der maximalen Wortzeilenanzahl jedes Speicherteils entsprechen. Im Betrieb wird zum Adressieren einer bestimmten Wortzeile an die Adressieranschlüsse ein binär codiertes Wort angelegt.

Jedem Speicherteil sind Decodiergeräte Dl, D2 zugeordnet, die ein Steuerungsfähigmachen des betreffenden Speicherteils durch Anlegen von Signalen an die Eingabeleitungen AXX und M2gestatten.

Beim Ablesen des Systems sind die Datenschalter L1, L 2 gesetzt und liegt an den Datenausgabeleitern DO1, DO 2 ein Signalpegel, welcher der Information entspricht, die in der Wortzeile gespeichert «st, die durch das binär codierte Wort bestimmt wird, das an den Adresseneingabeanschlüssen/\ 1 bis Λ 10 liegt

Beim Einschreiben in das System kann die information, die in der Wortzeile gespeichert ist, die durch das binär codierte Wort an den Adresseneingabeanschiussen bestimmt wird, durch Anlegen von Signal-Pegeln über die Puifer B1, B2 an die Dateneingabeanschlüsse geändert werden.

Für bestimmte Zwecke kann ein Speichersystem notwendig sein, das eine kleinere Wortzeilenanzahl, aber eine größere Bitstellenanzahl pro Wortzeile besitzt In anderen Fällen benötigt man eine größere Wortzeilenanzahl mit einer kleineren Bitstellenanzahl pro Zeile. Beispielsweise kann bei dem in F i g. 1 schematisch dargestellten System in einem Fall eine Kapazität von 1024 Wortzeilen zu je 18 Bitstellen und in einem anderen Fall eine Kapazität von 20*8 Wortzeilen zu je 9 Bitstellen erforderlich sein.

Bisher waren zu diesem Zweck entweder zwei vollständig voneinander getrennte Speichersysteme erforderlich, oder es mußte ein System außer Betrieb genommen werden, das dann nach umfangreichen Veränderungen in seiner Schaltung und Austausch von Bestandteilen auf der Karte in einem anderen Aufbau verwendet werden konnte.

Es ist erwünscht, eine Veränderung des Aufbaus der Wortzeilen und der Bitstellen auf einer einzigen Speicherkarte mit festgelegter Kapazität zu ermöglichen, ohne daß die Schaltung oder Bestandteile auf der Karte physisch verändert zu werden brauchen.

Das in F i g. 1 — 3 dargestellte Speichersysten kann auf diese Weise in seinem Aufbau verändert werden. Es sei angenommen, daß die Gesamtbitstellenanzahl auf der

Karte gleich ^p ist, wobei

m = 2048 Wortzeilen und
η = 18 Bitstellen
ist.

Das in den Fig. 1 bis 3 gezeigte Speichersystem kann von einem Aufbau mit m Wortzeilen zu je n/2 Bitstellen zu einem Aufbau mit mil Wortzeilen mit je π Bitstellen verändert werden, indem man einfach den Anschluß der modifizierenden Leitungen und der Daten-Eingabe und -Ausgabeleitungen an dem Kartenverbinder verändert.

F i g. 1 zeigt den Aufbau mit m/2 Wortzeilen zu je η Bitstellen. Bei diesem Aufbau liegen die Leitungen AXX und M 2 auf einem niedrigen bzw. dem Erdpegel. Eine zu dem ersten Speicherteil führende Verbinderanschluß-Modifikationsleitung MX wird offengelassen. Die Leitungen Λ Il und M2 sind bei A3, B4 gepuffert. Ihre Ausgangspegel werden bei /1, /2 derart negiert, daß sie bei diesem Aufbau ständig am oberen Booleschen Pegel liegen. Infolgedessen sind beide Speichersegmente 51, 52 steuerungsfähig und werden ihre schaltergesteuerten Ausgänge einzeln an das Interface der Karte abgegeben und als solche gelesen.

Die Dateneingabeleitungen sind bei BX, B2 gepuffert. Bei einem Einschreibvorgang wird die Dateneingabe ähnlich manipuliert.

F i g. 2 zeigt den Aufbau mit m Wortzeilen zu je n/2 Bitstellen. In diesem Fall werden die Anschlüsse MX und M 2 kurzgeschlossen, so daß sie einen echten Komplementgenerator bilden, der den Eingabepuffern nachgeschaltet ist, und wird der Anschluß AiX als zusätzliche Eingabeadressierleitung verwendet Infolgedessen kann man die decodierten Daten an einen von zwei Speicherteilen abgeben, in denen jede Zeile n/2 Bitstellen besitzt Diese Ausgänge sind dann an dem Verbinder-Interface paarweise zusammengeschaltet weil in jedem Arbeitsspiel nur einer der beiden Schalter betätigt wird, die jeder Datenausgabeleitung zugeordnet sind. Beim Einschreiben werden Dateneingabepuffer paarweise derart ausgesteuert, daß jeder Puffer

ίο einen der beiden Speicherteile aussteuert, die nur durch die Eingabeadressenleitung Λ 11 ausgewählt werden.

Die obigen Maßnahmen können zu weiteren Veränderungen des Aufbaus verwendet werden, indem zusätzliche Eingabeadressierleitungen, Modifikationsleitungen und Daten-Eingabe- und Ausgabeleitungen hinzugefügt und dadurch die Speicherteile in kleinere Anordnungen unterteilt werden.

Anhand der Fig.3 wird eine Veränderung des Aufbaus dadurch ermöglicht, daß man bei m Wortzeilen zu je n/2 Bitstellen das System in zwei verschiedene Speicherteile teilt Wenn man sich darauf verlassen kann, daß ein nichtgewähltes Speicherteil den Ausgang »Null« hat ist für die »data-oring«-Funktion in der in F i g. 2 gezeigten Datenausgabeleitung kein zusätzlicher Auftastvorgang erforderlich. Wenn dagegen ein nicht ausgewähltes System einen Ausgang »Eins« oder einen unbestimmten Ausgang erzeugt ist ein zusätzlicher Auftastvorgang erforderlich, der gemäß F i g. 3 mit Hilfe der UND-Gatter AndX und And2 durchgeführt wird,

jo die Setzimpulse A und δ abgeben.

Ein Setzimpuls wird bei B 5 gepuffert, bei /3 negiert und dann über eine Rücksetzleitung an alle den beiden Speicherteilen zugeordneten Schaltkreise abgegeben. Der Impuls wird bei B6 erneut gepuffert bei /4 rücknegiert und dann über eine Setzleitung an die UND-Gatter Andi und And2 angelegt an die ferner die gleichphasigen und ungleichphasigen Signale der Adressierleitungen angelegt werden, die bestimmen, welcher Speicherteil während eines bestimmten Arbeitsspiels des Speichersystems angesteuert werden soll. Über die Setzleitungen werden daher die Schalter gesetzt, die dem anzusteuernden Speicherteil zugeordnet sind. Die dem nichtgewählten Speicherteil zugeordneten, anderen Schaltkreise werden nur zurückgesetzt.

In dieser Anordnung können daher die Schaltkreise an den Bitausgängen des nicht ausgewählten Speicherteils zurückgesetzt werden, ohne daß der nichtgewählte Speicherteil gesetzt wird. Infolgedessen liegt der Schaltkreisausgang bei dem nichtgewählten Segment

so zuverlässig auf einem Pegel, welcher der Booleschen

Null entspricht. Die anderen Schaltkreisausgänge

bestimmen nur den Zustand of the wired oder an der

Datenausgabeeinrichtung. F i g. 4 zeigt schematisch den Eingabeanschlußbereich

einer Karte, auf dem das Speichersystem nach F i g. 1 oder 2 angeordnet ist. Die Spannungen V, AW, MX, M 2 und das Erdpotential werden an Löcher in der Karte angelegt. Bei einem Aufbau m/2 mal η sind die Löcher AXX und M2 und das Erdungsloch kurzgeschlossen. Bei dem Aufbau m mal n/2 sind MX und M2 kurzgeschlossen und ist die zusätzliche Adressierleitung bei A X X angeschlossen. Ferner kann man in die Löcher einen R-pac-Widerstandsbaustein einsetzen, der herausziehbare Abschlußwiderstände bildet wobei die Stifte

b5 M X und M 2 kurzgeschlossen sind.

F i g. 5 erläutert schematisch den Speicherbereich einer Karte, auf der das Speichersystem gemäß der Fig. 1 oder 2 angeordnet ist. Mit der Karte sind Lese-

und Schaltkreisbausteine verbunden. Jeder dieser Bausteine enthätt zwei Schaltkreise und zwei Puffer.

Jedem Speicherteil ist eine aus einem Schaltkreis und einem Puffer bestehende Anordnung zugeordnet. Jeder Schaltkreis steuert ein auszugebendes Bit, und jeder Puffer nimmt ein einzugebendes Bit auf. Bei einem Aufbau mit insgesamt 18 Bitstellen pro Wortzeile sind 9 dieser Bausteine vorgesehen.

jeder Baustein besitzt Dateneingabe-Eingänge und Datenausgabe-Ausgänge, die mit Löchern in einer Leiterkarte verbunden sind. Bei dieser Anordnung können die Daten entweder frei eingegeben oder frei ausgegeben werden, wenn die Karte im Sinne des Aufbaus /n/2 mal π ausgesteuert wird, oder man kann die Dateneingabe-Eingänge 1 und 2 bzw. die Datenausgabe-Ausgänge 1 und 2 kurzschließen, so daß durch Herabsetzen der Anzahl der Bitstellen pro Zeile der Aufbau m mal n/2 erhalten wird. Ferner wird in die Löcher ein zusätzlicher R-pac-Widerstandsmodul eingesetzt, so daß in der einen oder anderen oder in beiden der Datenausgabeleitungen oder in einer oder beiden der Dateneingabeleitungen herausziehbare Widerstände angeordnet sind.

Aus der vorstehenden Beschreibung geht hervor, daß der Aufbau des Systems ferner durch Einsetzen von Widerstands-Bausteinen in die Karte an den entsprechenden Löchern verändert werden kann.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Speicheranordnung mit einer Mehrzahl von Speicherelementen, die auf einer gedruckten Schaltungskarte angeordnet sind, welche ein stromleitendes Schema ergibt, das die Elemente mit einer Mehrzahl von Anschlüssen auf der gedruckten Schaltungskarte einschließlich Adressenanschlüssen und Dateneingangs/Ausgangsanschlüssen verbindet, dadurch gekennzeichnet, daß das stromleitende Schema auf der gedruckten Schaltungskarte so angeordnet ist, daß lediglich durch Änderung von Außenverbindungen zu bestimmten Anschlüssen (AU, Mi, MX DOi, DOZ DIi, D/2) eine Änderung der Speicheranordnung aus der ersten Konfiguration (Fig. 1) mit einer bestimmten Bitkapazität pro Wort in eine zweite Konfiguration (F i g. 2) mit einer unterschiedlichen Bitkapazität pro Wort möglich ist

2. Speicheranordnung nach Anspruch 1, bei der die Anzahl von Speicherelementen m χ n/L ist, dadurch gekennzeichnet, daß in der ersten Konfiguration die Speicheranordnung m/L Wörter enthält und die Bitkapazität pro Wort η beträgt, und daß in der zweiten Konfiguration die Speicheranordnung m Wörter enthält und die Bitkapazität pro Wort n/L beträgt

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet daß die gedruckte Schaltungskarte 2 log//n Adressenanschlüsse (AX-AW) und η Dateneingangs/Ausgangsanschlüsse (DOX, DOTL, Dl 1, Dl 2) hat

4. Speicheranordnung nach einem der Ansprüche

1 bis 3, dadurch gekennzeichnet, daß jedes r> Speicherelement eine integrierte Halbleiterschaltung ist