DE2247704A1 - Aus monolithisch integrierten schaltkreisen aufgebaute datenverarbeitungsanlage - Google Patents
Aus monolithisch integrierten schaltkreisen aufgebaute datenverarbeitungsanlageInfo
- Publication number
- DE2247704A1 DE2247704A1 DE19722247704 DE2247704A DE2247704A1 DE 2247704 A1 DE2247704 A1 DE 2247704A1 DE 19722247704 DE19722247704 DE 19722247704 DE 2247704 A DE2247704 A DE 2247704A DE 2247704 A1 DE2247704 A1 DE 2247704A1
- Authority
- DE
- Germany
- Prior art keywords
- circuit
- memory
- quasi
- arithmetic
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
- G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- Microcomputers (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Description
Aus monolithisch integrierten Schaltkreisen aufgebaute Datenverarbeitungsanlage
üie Erfindung betrifft eine vollständig aus monolithisch integrierten
Schaltkreisen aufgebaute Datenverarbeitungsanlage und insbesondere eine derart aufgebaute Zentraleinheit.
Historisch gesehen baut sich eine. Datenverarbeitungsanlage rund um eine Zentraleinheit, die CPU, auf. Die CPU besteht im Grundsatz
aus einer arithmetischen und logischen Einheit (ALU) und einer komplexen Steuerschaltung (CU). Dieser Teil der Datenverarbeitungsanlage
bestimmt im wesentlichen die Komplexität und Kosten des gesamten Systems. Aus diesem Grund waren bisher alle
Bemühungen, hochintegrierte Schaltkreise beim Aufbau -einer Zentraleinheit
einzusetzen, von wenig Erfolg begleitet.
AIg Stand der Technik ist, die US-Patentschrift Nr. 3.436.73*» zu
nennen, in der eine Halbleiterspeicherschaltung offenbart ist, bei der eine große Anzahl auf einem Halbleiterplättchen angebrachter
integrierter Schaltungen benutzt werden. Dort ist eine Speicherschaltung beschrieben, die eine Mehrzahl von Betriebsspeichergrundschaltungen
benutzt. Jede dieser Einheiten ist im Speichersystem für eine und nur eine Bitposition des Datenworts bestimmt.
Das heißt, alle Bits höchster Wertigkeit aller Worte werden in
309826/0991
einem Modul gespeichert. Die nächstniedrigen Bits im nächsten Modul usw. Durch diese Anordnung wird ein Datenverarbeitungssystem
geschaffen, bei dem ein kontinuierlicher Betrieb des Systems dadurch möglich ist, daß fehlerhafte Daten, die aus fehlerhaften
Teilen des Speichersystems heraus entständen sind, bei ununterbrochen weiterlaufenden Betrieb korrigiert werden können,
während der fehlerhafte Teil des Speichersystems entfernt, repariert
oder ersetzt wird. Weiterhin läßt es die dort offenbarte Speicheranordnung zu, daß fehlerhafte Teile des Speichersystems
in einer Datenverarbeitungsanlage ersetzt oder repariert werden können, wobei bei jedem Zugriff zum Speichersystem eine Anzahl
von Computerworten für die anschließende Verarbeitung abgegeben werden.
Es war bisher jedoch vor allen Dingen wegen der Komplexität der Zentraleinheit praktisch nicht möglich, dieses Konzept auf andere
Teile einer Datenverarbeitungsanlage auszudehnen. Eine weitere Schlußfolgerung ist, daß die Anwendung von Fehlererkennung- und
Pehlerbeseitungsverfahren begrenzt geblieben ist.
Es ist daher Aufgabe der vorliegenden Erfindung eine Datenverarbeitungsanlage
zu schaffen, die in monolithischer integrierter Halbleiterschaltungstechnik ausgeführt und vollständig nach dem
Prinzip der Bitunterteilung hergestellt werden kann. Dabei ist dann insbesondere die Einzelverzögerung innerhalb der Zentraleinheit
voll verträglich mit der hohen Arbeitsgeschwindigkeit und der Zugriffsgeschwindigkeit derzeit verfügbarer monolithischer
Speicher.
Selbstverständlich darf dabei das Betriebsverhalten der Zentraleinheit
keine Verschlechterung erfahren. Wenn man dann noch in einer solchen Datenverarbeitungsanlage den aus hochintegrierten
Halbleiterschaltelementen aufgebauten Speicher mit einer ebenso aus hochintegrierten monolithischen Halbleiterschaltungen aufgebauten
Zentraleinheit kombiniert, dann lassen sich auch noch die bisher zwischen Zentraleinheit und Speicher auftretenden Signal-
3098 25/09 91
PI 970 057
22A770A
- 3 Verzögerungen in Kabeln vermeiden.
Ferner lassen sich dann auch Fehlererkennungs- und Fehlerkorrekturschaltungen
in der Weise durchführen, daß es auch mit fehlerhaften Schaltungen für die Fehlerkorrekturschaltung immer noch
möglich ist, die Gültigkeit der Ausgangsdaten der Anlage sicherzustellen.
Dies wird erfindungsgemäß dadurch erreicht, daß auf einem Substrat
mit darin untergebrachten elektrischen Schaltverbindungen eine Anzahl von M monolithischer Schaltkreis-Moduln angebracht ist,
die über die im Substrat liegenden Leitungen elektrisch untereinander und mit Stromversorgungsanlagen verbunden sind, daß jedes
dieser M Moduln einen Decodierer, einen Speicher, eine elementare quasiarithmetische Schaltung und eine Steuerschaltung enthält,
und daß jeder Modul eindeutig einem bestimmten dieser M Datenbits zugeordnet ist, wobei jedem dieser M monolithischen Moduln eine
Fehlerkorrekturschaltung für Fehlererkennung und -korrektur zugeordnet
ist. Vorzugsweise ist die Anordnung dabei so getroffen, daß die quasiarithmetische Schaltung aus logischen Schaltkreisen
besteht, deren Eingangsklemmen mit dem Speicher und deren Ausgangsschaltung ebenfalls mit dem Speicher verbunden ist und daß
der Decodierer auf Decodiersignale am Eingang anspricht und die Information zwischen dem Speicher und den logischen Schaltung
überträgt.
Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen näher beschrieben.
Dabei zeigt:
Fig. l eine schematische perspektivische Ansicht, zum
Teil weggebrochen, zur Darstellung der Bitunterteilung einer Datenverarbeitungsanlage und der
Organisation einer hochintegrierten Halbleiterspeichertechnik
für einen aus hochintegrierten
30982B/0991
in 970 057
-H-
Halbleiterschaltkreisen bestehende Zentraleinheit.
Pig. 2 und 3 elektrische Prinzipschaltbilder der elementaren
quasiarithmetisehen Einheit und der Steuerschaltung
und
Fig. k eine schematische Darstellung der elektrischen
Schaltung gemäß der vorliegenden Erfindung, die voll nach dem Prinzip der Bitunterteilung als
hochintegrierte monolithische Speicherschaltung in Kombination mit einer hochintegrierten monolithischen
Zentraleinheit aufgebaut sein kann.
Gemäß der vorliegenden Erfindung wird eine als monolithische Schaltung aufgebaute Datenverarbeitungsanlage geschaffen, die eine
hochintegrierte Speicherschaltung und ebenfalls hochintegrierte elementare logische Schaltungen umfaßt, die aus einer Anzahl von
M Moduln bestehen, wobei jeder Modul einen Decodierer, einen Speicher, elementare quasiarithmetische Mittel und eine Steuerschaltung
enthält, die in eindeutiger Weise bestimmten Datenbits für ihre Verarbeitung zugeordnet sind. Jedem der M Moduln ist eine
Fehlererkennung- und Pehlerkorrekturschaltung zugeordnet, die das Auftreten von Schaltungsfehlern zuläßt ohne daß dabei die Gültig- '
keit der Ausgangsdaten beeinflußt wird.
In Fig. 1 ist eine solche Elementarschaltung für eine aus monolithischen
Schaltkreisen aufgebaute Zentraleinheit dargestellt, mit einem die elektrischen Anschlüsse enthaltenden Substrat 10,
in dem eine Anzahl elektrischer Leitungen schematise!? bei 12 ße~
zeigt sind. Eine Anzahl Moduln IM sind auf der Oberfläche dec
Substrats IO angebracht und mit den Leitungen 12 über Anschluß,*·
stifte 16 oder ähnliche Mittel verbunden. Jeder Modul 1Ί besteht
aus einem Speicher und Decodiererteil 18 und einer quasiarithmetischen und Steuerschaltung 20.
309826/0991
FI 970 057
Das der elektrischen Querverbindung dienende Substrat 10 zeigt dabei eine Verdrahtung in mehreren Ebenen mit Hilfe der Leitungen
12, die jedoch kein Teil der vorliegenden Erfindung bilden. Eine solche Art der Leitungsverbindung ist beispielsweise in
der US-Patentanmeldung mit Aktenzeichen 175·536 vom 27; August
1971 der gleichen Anmelderin beschrieben.
Die in mehreren Ebenen liegenden Leitungen 12 stellen die Ebenen für die verschiedenen Spannungspegel, die Erdebenen usw. für die
einzelnen Moduln dar und bilden auch die einzelnen elektrischen Eingangs- und Ausgangsanschlüsse für die einzelnen Moduln 14.
Die Fehlerkorrekturschaltung ist ebenfalls in monolithischer
integrierter Schaltungsweise als separater Modul 21 ausgeführt. Andererseits kann natürlich die Fehlerkorrekturschaltung als Teil
einen jeden Moduls 14 mit integriert sein.
Um eine Datenverarbextungsanlage nach dem Bitunterteilungsprinzip voll aus monolithischen integrierten Schaltkreisen aufzubauen,
ist es notwendig eine elementare Zentraleinheit zu schaffen, die in eindeutiger Weise einem Teil des monolithischen Speichers zugeordnet
ist. Normalerweise sind die Zentraleinheiten außergewöhnlich komplex nicht nur wegen der sehr komplexen arithmetischen
und logischen Fähigkeiten sondern auch wegen der erforderlichen Steuerschaltungen. Die vorliegende Erfindung hingegen benutzt
eine elementare quasiarithmetische Einheit und ihr zugeordnete Steuerschaltungen, die in der hier bevorzugten Ausführungsform
folgende Funktionen durchführen kann.
COPY - ein Befehl zum überführen eines adressierbaren
' Bits in einem ,Speicherplatz in der quasiarithmetischen
Einheit.
SPEICHERN - ein Befehl zum überführen des Inhalts einer
quasiarithmetischen Einheit an einen adressier^-
baren Speicherplatz.
Fi97Od57 309825/0991
ein Befehl für die ODER-Verknüpfung jedes adressierbaren Bits in einem Speicherplatz mit dem
Inhalt der in der quasiarithmetischen Einheit gespeicherten Information.
ein Befehl für die UND-Verknüpfung eines jeden adressierbaren Bits in einem Speicherplatz mit
der in der quasiarithmetischen Einheit gespeicherten Information.
INVERTIEREN -
ein Befehl für die überführung des Inhalts eines jeden adressierbaren Datenbits von einem Speicherplatz
und Einspeichern in komplementärer Form in der elementaren quasiarithmetischen Einheit.
Eine quasiarithmetische Einheit und Steuerschaltungen, die alle diese Punktionen durchführen kann, ist schematisch in Fig. 4 dargestellt.
Die Fign. 2 und 3 zeigen an sich einen Weg für den Aufbau logischer Schaltkreise für eine quasiarithmetische Einheit,
die die fünf obengenannten Funktionen auszuführen vermag. Die Verwendung einer quasiarithmetischen Einheit, die diese Punktionen
ausführen kann, gibt genügend Vorteile, wenn man den notwendigen Schaltungsaufwand für die quasiarithmetische Einheit mit den zusätzlich
erforderlichen Speicherplätzen vergleicht, die notwendig sind, um die quasiarithmetische Einheit zu betreiben, so daß sie
diese komplexen arithmetischen Funktionen ausführen kann. Theoretisch sind an sich für diese Funktionen nur die ODER- und die UND-Verknüpfung
erforderlich, wenn man annimmt, daß Schaltungen zur Komplementbildung und ein großer Speicherbereich in jedem Fall
vorhanden sind. Es liegt daher innerhalb der vorliegenden Erfindung, ob man die funktioneilen Möglichkeiten der quasiarithmetischen
Einheit theoretisch auf die Minimalfunktionen beschränkt, d.h. auf die ODER- und die UND-Verknüpfung, oder aber ob man sie
über die für eine bevorzugte Ausführungsförm der Erfindung be-
309825/0991
FI 970 057
—. 7 —
schriebenen hinaus vergrößert, woraus sich eine Verringerung
des Speicherbedarfs ergibt, wobei man dann immer noch alle arithmetischen Punktionen innerhalb der gesamten Datenverarbeitungsanlage
auszuführen in der Lage ist.
Fig. 2 zeigt eine logische Schaltung zur Durchführung der ODER- und UND-Verknüpfung in der quasiarithmetischen Einheit. Die
logische Schaltung besteht aus einem Paar von Verriegelungsschaltungen 30 und 32, die über zwei UND-Tore 34 und 36 miteinander
verbunden sind. Einstellsignale werden an der Eingangsklemme 38 und Rückstellsignale an der Eingangsklemme 40 zugeführt. Wahre
und komplementäre Signale, mit 1 und 0 bezeichnet, werden von der Verriegelungsschaltung 32 an die Ausgangsleitungen 42 bzw.
44 abgegeben. Wenn beide Torimpulse Gl und 62 auf den Leitungen
45 und 46 an den UND-Toren 34 und 36 anliegen, werden Daten von
der Verriegelungsschaltung 30 an die Verriegelungsschaltung 32
übertragen. Für die ODER-Verknüpfung wird jedoch in dieser Ausführungsform
der vorliegenden Erfindung nur das Signal 61 über die Leitung 45 zugeführt. In diesem Fall wird in der Verriegelungsschaltung
32 eine 1 gespeichert, wenn zu Beginn der Operation entweder die Verriegelungsschaltung 30 oder die Verriegelungsschaltung
32 oder beide Verriegelungsschaltungen 30 und 32
eine binäre 1 enthalten. Diese logische Verknüpfung ist also nichts anderes als die logische ODER-Verknüpfung des Inhalts der
Verriegelungsschaltung 30 mit 'dem Inhalt der Verriegelungsschaltung
32.
In gleicher Weise kann die Schaltung gemäß Fig. 2 zur Durchführung
einer UND-Verknüpfung betrieben werden. Wenn nur der Torimpuls G2 über die Leitung 46 angelegt wird, ohne daß gleichzeitig
der Torimpuls Gl auftritt, dann ergibt sich eine UND-Verknüpfung. Das heißt, die Verriegelungsschaltung 32 wird dann und nur dann
eine binäre 1 enthalten, wenn sowohl die Verriegelungsschaltung 30 als auch die Verriegelungssehaltung 32 eine binäre I enthält,
bevor der Torimpuls G2 angelegt -wird. Demgemäß können entsprechend
der Erregung der Leitungen 45 und 46 mit den Torimpulsen Gl oder
309826/0991
G2 Daten zwischen den Verriegelungsschaltungen 30 und 32 über
eine ODER- oder eine UND-Verknüpfung nach der Verriegelungsschaltung
32 geleitet werden.
Fig. 3 zeigt eine geringfügige Abwandlung der logischen Schaltung nach Fig. ';, Damit kann die Schaltung nicht nur die UND- und die
ODER-Verknüpfung sondern auch die Inversion durchführen. Die logische Schaltung enthält eine Eingangsverriegelungsschaltung
50, eine Ausgangs Verriegelungsschaltung 52, zwei Leitungen 51*
und 56 zum Zuführen eines Einstell- bzw. Rückstellsignals und
kann wahre und komplementäre Ausgangssignale an die Ausgangsleitunger)
58 bzw. 59 abgeben. Zwischen den Verriegelungeschaltungen 50 und 52 sind eine Anzahl von UND-Toren 61, 63, 66 und 68 sowie
zwei ODER-Tore 70 und 72 eingeschaltet. Jedes der UND-Tore 61, 63,
66 und 68 kann Über getrennte Signaleingänge Torimpulse G5, G3, GM bzw. G6 aufnehmen. Die UND-Tore 61 und 66 sind dabei in die
Verbindung zwischen den Verriegelungsschaltungen 50 und 52 über Kreuz eingeschaltet.
Durch gleichzeitiges Anlegen der Torimpulse G5 und G6 wird der invertierte Wert der in der Verriegelungsschaltung 50 gespeicherten
Information nach der Verriegelungsschaltung 52 durchgeschaltet. Zwei weitere logische Verknüpfungen gewinnt man durch
unabhängiges Auftasten der Torimpulsleitungen G5 und G6. Im
ersten Fall wird der invertierte Inhalt der Verriegelungsschaltung
50 mit dem Inhalt der Verriegelungsschaltuhg 52 einer ODER-Verknüpfung
unterzogen. Ih gleicher Weise kann man durch Anlegen des Torimpulses G6 alleine die Inversion des Inhalts der Verriegelungsschaltung
50 mit dem Inhalt der Verriegelungsschaltung 52 einer UND-Verknüpfung unterziehen.
In Fig. 4 sind die aufnehmenden Verriegelungsschaltungen in Fig.
2 und 3 durch eine adressierbare Anordnung von Speicherzellen ersetzt. Die Anordnung kann ein Kernspeicher sein, ein monolithischer
Halbleiterspeicher oder sogar die Spur einer Magnettrommel. Wie schematisch aus Fig. 4 zu erkennen ist, enthält der
309825/0991
FI 970 057
bitunterteilte Rechner eine Anzahl getrennter Speichermoduln, die in Fig. 1 mit 14 bezeichnet sind. Jeder Modul enthält einen
Speicher und einen Decodiererteil 60 bzw. 62 (Abschnitt 18 Fig. 1). Die quasiarithmetische Einheit enthält einen logischen und
Steuerteil 64, der der monolithischen Ausführung bei' 20 in Fig.
entspricht. Die quasiarithmetische logische und Steuereinheit. entspricht im wesentlichen der in Fig. 3 gezeigten logischen
Schaltung mit der Ausnahme, daß zum Aufbau der Datenverarbeitungsanlage ein Abfühlverstärker 67 und die Ausgangs-UND-Tore 70 und
72 dazugekommen sind.
Eine Anzahl von UND-Toren 73, 74, 75 und 76 und zwei ODER-Tore
77 arbeiten genauso wie vorher im Zusammenhang mit Fig. 3 beschrieben. In gleicher Weise sind für diese UND-Tore Torimpulseingänge
78 vorgesehen, an die zur Durchführung der gewünschten logischen Funktionen, wie ebenfalls im Zusammenhang mit Fig. 3
beschrieben, wahlweise Torimpulse angelegt werden können. Einrichtungen zur Fehlererkennung und Fehlerkorrektur sind bei 80
angedeutet und sind wirkungsgemäß mit den einzelnen Teilen der Schaltung, d.h. dem Decodierer 60 und der Speicherschaltung 62
und der quasiarithmetischen logischen Steuereinheit 64 für jeden der einzelnen Bitmoduls verbunden. In einer bevorzugten Ausführungsform
ist die Fehlerkorrekturschaltung, wie in Fig. 1 gezeigt,
als seperater Modul 21 aufgebaut. Selbstverständlich ist es auch möglich, die Fehlerkorrekturschaltung getrennt in jedem Modul unterzubringen
statt einer gesonderten Fehlerkorrekturschaltung auf einem gesonderten Modul, das parallel mit jedem Modul 14 zu
verbinden wäre.
In der elektrischen Prinzipschaltung gemäß Fig. 2 ist jeder Modul so aufgebaut, daß er ein einziges Bit je Modul enthält. Zur Erläuterung
der Erfindung soll jede Speichereinheit 62 innerhalb eines bestimmten Moduls nur vier Speicherplätze enthalten, die
Pi 970 O57 309826/0991
- ίο -
durch die vier.Verriegelungsschaltungen 82, 84, 86 und 88 in Pig.
dargestellt sind. Um mit einer Verriegelungsschaltung 92 in der
logischen, Steuer- oder quasiarithmetischen Schaltung 64 in Verbindung
zu treten, werden in Abhängigkeit von einem Decodiersignal auf der Eingangsleitung 90. des Decodierers 60 die nachfolgenden
Befehle durchgeführt:
COPY - Befehl: Errege UND-Tore 74.und 75.
Dieser Befehl überträgt alle Adressbits im Speicherplatz 62 an die Verriegelungsschaltung 92.
SPEICHERBEPEHL - Errege UND-Tore 69 und 71 über die Torimpulsleitung
100.
Dieser Befehl Überträgt' die "in der Verriege lungsschaltung
92 gespeicherte Information an einen adressierbaren Speicherplatz über die Leitungen
104 und 106.
BEFEHL - ODER-Verknüpfung: Errege OID-Tor 74.
Jedes adressierbare Bit im Speichel? -£2 wird mit
dem in der Verriegelungsschaltung 92 gespeicherten Inhalt einer ODER-Verknüpfung untersogen,
UND-BEPEHL - Errege UND-Tor 75·
Ein Informationsbit wird int Speicher dadurch adressiert, daß der Inhalt 'de« Decodierers 60 mit
dem Speicherinhalt der Verriegelungsschaltung 92 einer UND-Verknüpfung unterzogen wird.
BEFEHL INVERTIEREN - Errege gleichzeitig die UND-Tore 73 und 76.
Das 1-Komplement der vom Speicherplatz 62 abgerufenen
Daten wird in der Verriegelungsschaltung 92 eingespeichert.
, ■ ■ ■ ■ »
Die Möglichkeit den gesamten Hauptteil einer Datenverarbeitungsanlage
in Kombination mit bekannten Fehlererkennungs-'und Fehler-
309826/0991
FI 970 057
- li -
korrekturschaltungen bitweise zu unterteilen, ergibt trotz möglicher
Schaltungsfehler eine fehlerfreie Arbeitsweise einer Datenverarbeitungsanlage. Das heißt, daß weder ein einzelner noch eine
Anzahl von Schaltungsfehlern oder Schaltungsausfällen innerhalb
bestimmter Grenzen ein Versagen der Datenverarbeitungsanlage zur Folge haben wird.
Der Decodierer SGs der Speicher 62 und die logische, Steuer- und
quasiarithmetische Einheit 64 sind derart angeordnets daß sich
eine Fehlererkennung usid Fehlerkorrektur nach Hamming durchführen
lassen. Zusätzlich dazu werden die Fehlererkennung- und Korrekturverfahren nach Hamming kombiniert mit einem dreifach modular
redundanten (TMR) Fehlerkorrekturverfahren, um eine absolut
fehlerfrei arbeitende Datenverarbeitungsanlage zu schaffen.
Die Möglichkeiten mit Fehlererkennung- und Korrekturcodes nach Hamming sind allgemein bekannt und bestehen im tuesentlichen darin,
daß in einer Datenverarbeitungsanlage ein binäres Wort mit Hamming-Prüfbits kombiniert wird.. Maximal können dabei Doppelfehler
festgestellt und Einzelfehler korrigiert werden» In gleicher Weise ist das Dreifachmodular-Redundanzverfahren (TMR) allgemein
bekannt und besteht im wesentlichen aus der Verwendung dreier funktional identischer Einheitens die parallel arbeiten
und eine einzige Funktion ausführen. Die Ausgangssignale jeder der drei funktionalen Einheiten werden miteinander verglichen und
wenn Übereinstimmung bei mindestens zwei aus drei besteht, wird Richtigkeit der Daten angenommen. Wenn man beispielsweise einen
Speicher nach Hamming und mit dem TMR Fehlerkorrekturverfahren organisiert, dann wird die Ausgangsseite des Speichers mit einem
Hamming-Decodierer versehen, der das Hamming-Wort aus dem Speicher
entnimmt. Ein Hamming-Decodierer prüft die einzelnen Datenbits und liefert ein dreifach modular redundantes Ausgangssignal.
Diese drei Ausgangssignale steuern dann eine dreifach modular redundante logische Schaltung an. Ein Hamming-Codierer, der mit
jeier der drei dreifach modular redundanten logischen Schaltungen
verbund<m ist, nimmt die Datenbits auf und fügt die Hamming-
30982S/0991
PT 970 05? . ·'■
Paritätsbits hinzu. Das Ausgangssignal der drei Hamming-Codierer
betätigt dann die Bittreiberstufen des Speichers. Da die Bittreiberstufen auf die Hamming-Codierer folgen, kann jede Schaltung
für sich ausfallen, ohne daß die Wirkungsweise der Anlage beeinträchtigt wird. Es sind natürlich noch andere Fehlerkorrekturverfahren bekannt, die einen absulot fehlerfreien Betrieb
einer Datenverarbeitungsanlage für die gesamte Zentraleinheit sicherstellen, wenn diese mit Bitunterteilung gemäß der vorliegenden
Erfindung arbeitet. '
Weitere Einzelheiten über die Verwendung des Hamming-Codes und
der dreifach modular redundanten Fehlerkorrektur finden sich in der US-Patentschrift 3·^36.731* und außerdem in dem IBM Technical
Disclosure Bulletin (TDB) Band 12, Nr. 12 vom Mai 1970, Seiten
2071 und 2072 sowie im IBM-TDB Band 1*1, Nr. 4, Oktober 1971, Seite
1632.
Wie bereits in Fig. 1 gezeigt, kann die Datenverarbeitungsanlage so aufgebaut werden, daß sie praktisch nur aus einer großen Anzahl
parallel geschalteter Moduln besteht. Somit würde ein 8-Bit Datenwort acht Moduln I1I erfordern und außerdem noch ein Fehlerkorrektur-Modul
21, wenn dies nicht einen integrierten. Bestandteil jedes der Moduln 14 bildet.
309825/0991
FI 970 057
Claims (1)
- - 13 PATENTANSPRÜCHE1,» Aus monolithischen Schaltkreisen aufgebaute Datenverarbeitungsanlage zur Verarbeitung von M Datenbits, dadurch gekennzeichnet, daß auf einem Substrat (10) mit darin untergebrachten elektrischen Schaltverbindungen (12) eine Anzahl von M monolithischer Schaltkreis-Moduln (14) angebracht ist, die über die im Substrat liegenden Leitungen elektrisch untereinander und mit Stromversorgungsanlagen verbunden sind, daß jedes dieser M Moduln einen Decodierer einen Speicher, eine elementare quasiarithmetische Schaltung und eine Steuerschaltung (20) enthält, und daß jeder Modul eindeutig einem bestimmten dieser M Datenbits zugeordnet ist.2. Anlage nach Anspruch 1, für die Verarbeitung von M Datenbits, dadurch gekennzeichnet, daß jedem dieser M monolithischenModuln eine Fehlerkorrekturschaltung (21) für Fehlererkennung und -korrektur zugeordnet ist.3. Anlage nach Anspruch 1 und 2, dadurch gekennzeichnet,daß die quasiarithmetische Schaltung aus logischen Schaltkreisen besteht, deren Eingangsklemmen mit dem Speicher (62) und deren Ausgangsschaltung ebenfalls mit dem Speicher verbunden ist und daß der Decodierer (60) auf Decodiersignale am Eingang anspricht und die Information zwischen dem Speicher (62) und der logischen Schaltung (64) überträgt,4. Anlage nach Anspruch 3, dadurch gekennzeichnet, daß jede der quasiarithmetischen Schaltungen unabhängig auf die Kingangsdecodiersignale anspricht, die einer Anzahl von üecodiereinrichtungen zugeführt werden, um unabhängig bestimmte der M Datenbits zu verarbeiten.b. Anlage nach Anspruch 4, dadurch gekennzeichnet, daß die309826/0991logische Schaltung (64) innerhalb der quasiarithmetischen Einheit weiter eine Anzahl von Torimpulseingangsklemmen (78) aufweist, die auf ausgewählte Torinpulse ansprechen und die elementaren logischen Funktionen "UND" und "ODEB INVERSION" durchführen.6. Anlage nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Fehlerkorrekturschaltung eine Schaltung für einen Hamming-Code und eine dreifach modular redundante,Fehlerkorrekturschaltung enthält.7. Anlage nach einem der Ansprüche 1 bis 6» dadurch gekennzeichnet, daß eine Anzahl von M monolithischer Moduln auf einem einzigen der elektrischen Verbindung dienenden Substrat (10) angeordnet und miteinander verbunden sind.8. Anlage nach Anspruch 7» dadurch gekennzeichnet, daß jederder Decodierer auf Eingangsdecodiersignale anspricht und Information zwischen der Speicherschaltungund der quasiarithmetischen Einheit in einer Anzahl von aufeinanderfolgenden Zyklen zur Durchführung komplexer arithmetischer Funktionen überträgt.9. Anlage nach Anspruch 1 bis 8, dadurch gekennzeichnet, daß der Decodierer, der Speicher und die quasiarithmetische Einheit aus voll integrierbaren Einheiten bestehen.10. Anlage nach Anspruch 9, dadurch gekennzeichnet, daß der Decodierer, der Speicher und die quasiarithmetische Einheit auf einem einzigen nichtleitenden Substrat angebracht sind.Fi 970 057 3 0 9 8 2 5/0991Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US20905671A | 1971-12-17 | 1971-12-17 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2247704A1 true DE2247704A1 (de) | 1973-06-20 |
DE2247704B2 DE2247704B2 (de) | 1981-03-26 |
DE2247704C3 DE2247704C3 (de) | 1981-12-17 |
Family
ID=22777140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2247704A Expired DE2247704C3 (de) | 1971-12-17 | 1972-09-28 | Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage |
Country Status (7)
Country | Link |
---|---|
US (1) | US3798606A (de) |
JP (1) | JPS547418B2 (de) |
CA (1) | CA997068A (de) |
DE (1) | DE2247704C3 (de) |
FR (1) | FR2165419A5 (de) |
GB (1) | GB1354084A (de) |
IT (1) | IT971734B (de) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4004280A (en) * | 1973-06-11 | 1977-01-18 | Texas Instruments Incorporated | Calculator data storage system |
US3918030A (en) * | 1973-08-31 | 1975-11-04 | Richard L Walker | General purpose digital computer |
US3900722A (en) * | 1973-09-13 | 1975-08-19 | Texas Instruments Inc | Multi-chip calculator system having cycle and subcycle timing generators |
GB1469300A (en) * | 1973-12-22 | 1977-04-06 | Olympia Werke Ag | Circuit arrangement for an integrated data processing system |
US4156903A (en) * | 1974-02-28 | 1979-05-29 | Burroughs Corporation | Data driven digital data processor |
US3983538A (en) * | 1974-05-01 | 1976-09-28 | International Business Machines Corporation | Universal LSI array logic modules with integral storage array and variable autonomous sequencing |
US3987418A (en) * | 1974-10-30 | 1976-10-19 | Motorola, Inc. | Chip topography for MOS integrated circuitry microprocessor chip |
US3968478A (en) * | 1974-10-30 | 1976-07-06 | Motorola, Inc. | Chip topography for MOS interface circuit |
US4263650B1 (en) * | 1974-10-30 | 1994-11-29 | Motorola Inc | Digital data processing system with interface adaptor having programmable monitorable control register therein |
US4001789A (en) * | 1975-05-23 | 1977-01-04 | Itt Industries, Inc. | Microprocessor boolean processor |
JPS5833577B2 (ja) * | 1977-03-17 | 1983-07-20 | 富士通株式会社 | 集積回路 |
US4191996A (en) * | 1977-07-22 | 1980-03-04 | Chesley Gilman D | Self-configurable computer and memory system |
US4224676A (en) * | 1978-06-30 | 1980-09-23 | Texas Instruments Incorporated | Arithmetic logic unit bit-slice with internal distributed iterative control |
US4418383A (en) * | 1980-06-30 | 1983-11-29 | International Business Machines Corporation | Data flow component for processor and microprocessor systems |
US4644489A (en) * | 1984-02-10 | 1987-02-17 | Prime Computer, Inc. | Multi-format binary coded decimal processor with selective output formatting |
US4988636A (en) * | 1990-01-29 | 1991-01-29 | International Business Machines Corporation | Method of making bit stack compatible input/output circuits |
US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
US5235221A (en) * | 1992-04-08 | 1993-08-10 | Micron Technology, Inc. | Field programmable logic array with speed optimized architecture |
US5220215A (en) * | 1992-05-15 | 1993-06-15 | Micron Technology, Inc. | Field programmable logic array with two or planes |
US5384500A (en) * | 1992-05-15 | 1995-01-24 | Micron Semiconductor, Inc. | Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes |
US5287017A (en) * | 1992-05-15 | 1994-02-15 | Micron Technology, Inc. | Programmable logic device macrocell with two OR array inputs |
US5331227A (en) * | 1992-05-15 | 1994-07-19 | Micron Semiconductor, Inc. | Programmable logic device macrocell with an exclusive feedback line and an exclusive external input line |
US5300830A (en) * | 1992-05-15 | 1994-04-05 | Micron Semiconductor, Inc. | Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control |
US5298803A (en) * | 1992-07-15 | 1994-03-29 | Micron Semiconductor, Inc. | Programmable logic device having low power microcells with selectable registered and combinatorial output signals |
US5768476A (en) * | 1993-08-13 | 1998-06-16 | Kokusai Denshin Denwa Co., Ltd. | Parallel multi-value neural networks |
US7234099B2 (en) * | 2003-04-14 | 2007-06-19 | International Business Machines Corporation | High reliability memory module with a fault tolerant address and command bus |
US9116531B2 (en) * | 2013-02-27 | 2015-08-25 | General Electric Company | Methods and systems for current output mode configuration of universal input-output modules |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3296426A (en) * | 1963-07-05 | 1967-01-03 | Westinghouse Electric Corp | Computing device |
US3436734A (en) * | 1966-06-21 | 1969-04-01 | Ibm | Error correcting and repairable data processing storage system |
US3604909A (en) * | 1967-05-24 | 1971-09-14 | Telefunken Patent | Modular unit for digital arithmetic systems |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3462742A (en) * | 1966-12-21 | 1969-08-19 | Rca Corp | Computer system adapted to be constructed of large integrated circuit arrays |
US3643232A (en) * | 1967-06-05 | 1972-02-15 | Texas Instruments Inc | Large-scale integration of electronic systems in microminiature form |
GB1215216A (en) * | 1968-05-17 | 1970-12-09 | Venner Ltd | Improvements relating to integrated circuit chips |
US3582902A (en) * | 1968-12-30 | 1971-06-01 | Honeywell Inc | Data processing system having auxiliary register storage |
US3609712A (en) * | 1969-01-15 | 1971-09-28 | Ibm | Insulated gate field effect transistor memory array |
US3579201A (en) * | 1969-09-29 | 1971-05-18 | Raytheon Co | Method of performing digital computations using multipurpose integrated circuits and apparatus therefor |
US3641511A (en) * | 1970-02-06 | 1972-02-08 | Westinghouse Electric Corp | Complementary mosfet integrated circuit memory |
US3651472A (en) * | 1970-03-04 | 1972-03-21 | Honeywell Inc | Multistate flip-flop element including a local memory for use in constructing a data processing system |
US3668650A (en) * | 1970-07-23 | 1972-06-06 | Contrologic Inc | Single package basic processor unit with synchronous and asynchronous timing control |
US3702988A (en) * | 1970-09-14 | 1972-11-14 | Ncr Co | Digital processor |
-
1971
- 1971-12-17 US US00209056A patent/US3798606A/en not_active Expired - Lifetime
-
1972
- 1972-09-28 DE DE2247704A patent/DE2247704C3/de not_active Expired
- 1972-10-25 GB GB4910772A patent/GB1354084A/en not_active Expired
- 1972-11-14 FR FR7242130A patent/FR2165419A5/fr not_active Expired
- 1972-11-30 JP JP11947872A patent/JPS547418B2/ja not_active Expired
- 1972-12-12 IT IT32751/72A patent/IT971734B/it active
- 1972-12-13 CA CA159,097A patent/CA997068A/en not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3296426A (en) * | 1963-07-05 | 1967-01-03 | Westinghouse Electric Corp | Computing device |
US3436734A (en) * | 1966-06-21 | 1969-04-01 | Ibm | Error correcting and repairable data processing storage system |
US3604909A (en) * | 1967-05-24 | 1971-09-14 | Telefunken Patent | Modular unit for digital arithmetic systems |
Non-Patent Citations (1)
Title |
---|
Electronics, 20.02.77, S. 157-164 * |
Also Published As
Publication number | Publication date |
---|---|
GB1354084A (en) | 1974-06-05 |
IT971734B (it) | 1974-05-10 |
FR2165419A5 (de) | 1973-08-03 |
US3798606A (en) | 1974-03-19 |
CA997068A (en) | 1976-09-14 |
JPS547418B2 (de) | 1979-04-06 |
JPS4869438A (de) | 1973-09-20 |
DE2247704B2 (de) | 1981-03-26 |
DE2247704C3 (de) | 1981-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2247704A1 (de) | Aus monolithisch integrierten schaltkreisen aufgebaute datenverarbeitungsanlage | |
DE3638632C2 (de) | ||
DE2646163C3 (de) | Schaltungsanordnung zum Ersetzen fehlerhafter Informationen in Speicherplätzen eines nicht veränderbaren Speichers | |
DE69520665T2 (de) | Anordnung von nichtflüchtigen EEPROM,insbesondere Flash-EEPROM | |
DE2010366C3 (de) | Verfahren und Einrichtung zum Einschreiben von Informationen in einen nur zum Ablesen bestimmten Speicher | |
DE2335785C3 (de) | Schaltungsanordnung zum Prüfen einer Matrixverdrahtung | |
DE2132565C3 (de) | Umsetzer | |
DE3125048C2 (de) | ||
DE3111447C2 (de) | ||
DE2256135C3 (de) | Verfahren zum Prüfen von monolithisch integrierten Halbleiterschaltungen | |
DE2219918A1 (de) | Programmierbares Steuergerät | |
DE2364785A1 (de) | Integrierter halbleiterspeicher mit defekten speicherzellen | |
DE3209679C2 (de) | ||
DE3724509A1 (de) | Dynamischer ram | |
DE2905675A1 (de) | Schaltungsanordnung zur sperrung des zugangs zu einem speicher | |
DE2357168C2 (de) | Schaltungsanordnung für einen Speichermodul | |
EP0038947A2 (de) | Programmierbare logische Anordnung | |
DE2727876B2 (de) | Steuereinrichtung mit einem Mikroprozessor | |
DE2328869A1 (de) | Verfahren zur pruefung eines digitalen speichersystems sowie zur durchfuehrung dieses verfahrens dienendes selbstpruefendes digitales speichersystem | |
DE69020384T2 (de) | Integrierte Halbleiterspeicherschaltung mit Möglichkeit zum Maskieren des Schreibens im Speicher. | |
DE2400064A1 (de) | Speicherpruefanordnung und diese verwendendes endgeraetsystem in einem datenverarbeitungssystem | |
DE3618136C2 (de) | ||
DE2905676A1 (de) | Integrierte schaltung mit einem einzigen chip | |
DE2554502C3 (de) | Verfahren und Anordnung zum Adressieren eines Speichers | |
DE3405621C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |