DE2207365A1

DE2207365A1 - Modulator zur Erzeugung frequenzver schobener Signale

Info

Publication number: DE2207365A1
Application number: DE19722207365
Authority: DE
Inventors: Thomas Russell Leonardo Saltzberg Burton R Middletown N J Lawrence (V St A) P
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1971-02-19
Filing date: 1972-02-17
Publication date: 1972-08-24
Also published as: SE373473B; FR2125554B1; US3697892A; BE779389A; FR2125554A1; NL7201945A; ES399905A1; IT949152B; GB1384777A; DE2207365B2; JPS5117368B1; CA942425A; DE2207365C3

Description

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Western Electric Company Incorporated

New York, N. Y. 10 007, V. St. A. Lawrence, T. R. 2-14

Modulator zur Erzeugung frequenz verschobener Signale

Die Erfindung betrifft einen Modulator zur Erzeugung frequenzverschobener Signale, die Binärdatensignale darstellen.

Auf dem Gebiet der Datenverarbeitung und Datenvermittlung ist eine große Anzahl von abgehenden Datensignalkanälen an einen zentralen Verarbeiter oder Vermittler angeschlossen. Jeder .Datenkanal umfaßt vielfach eine Fern Sprechleitung, die sich bekanntlich für die Übertragung sprachfrequenter Signale eignet. Daher werden frequenzverschobene Sprachsignale, die die Datengrundbandsignale der Verarbeitungs- oder Vermittlungssignalquelle darstellen, erzeugt und den jeweiligen Signalkanälen zugeführt. Für die Umschaltung der Frequenz des sprachfrequenten Signalträgers unter Steuerung der Gleichstromdatensignale wird durch einen Datenge rät-Sendemodulator Sorge getragen, der im allgemeinen zur Erzeugung der sprachfrequenten Signale mit (induktiven und/oder kapazitativen) Oszillatorschaltungen auHgt:stattet ist.

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Da mehr als ein abgehender Kanal angeschlossen ist, sind die Datengerätsender (zusammen mit den Empfängern und Steuerungen) oft als Gruppe angeordnet, um ein sogenanntes Vielfachdatenge rät zu bilden. Um die Größe, die Kosten und den Aufwand des Vielfachdatengerätes herabzusetzen, hat sich die Anwendung einer gemeinsam durch die Datengerätsender verwendbaren Ausrüstung als vorteilhaft erwiesen. Die wichtigste Senderschaltung ist die Oszillatorschaltung. Eine Oszillatorschaltung, die durch digitale Schaltungen frequenz verschobene Signale (im numerischen Sinn) erzeugt, kann bekanntlich durch mehrere Datenquellen zeitlich gemeinsam benutzt werden. Eine Ausführungsform einer digitalen Oszillatorschaltung ist ein digitales Filter, das an der Stabilitätsgrenze betrieben wird und daher (im numerischen Sinn) oszilliert. Digitale Frequenzverschiebungs-Modulatoren dieser Art sind in der Patentanmeldung P 20 60 376. 3 vom 8. 12. 1970 beschrieben.

Das digitale Filter ist mit verhältnismäßig komplizierten Schaltungseinrichtungen aufgebaut, die verhältnismäßig komplizierte digitale Rechenarbeiten durchführen. Dazu kommt, daß die Ausgangssignale der digitalen Schaltungseinrichtungen erheblichen Amplitudenschwankungen (zahlenmäßig) unterliegen, die in der Hauptsache auf Quantisierungsrauschen zurückzuführen sind. Schließlich erzeugen bei einem Verschieben der Ausgangs frequenz diese digitalen Modulatoren Ampli-

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tudenschwanklingen sowie Phasenunstetigkeiten (sog. "Zittern"). In der Patentanmeldung P 20 60 376. 3 wird eine Korrekturschaltung beschrieben, die die Amplitudenschwankungen unterbindet. Es ist auch möglich, eine an sich bekannte Vorrichtung zur Unterbindung des Zitterns anzuwenden. Dennoch sind diese Korrekturschaltungen verhältnismäßig kompliziert. Der Erfindung liegt daher die Aufgabe zugrunde, einen einen digitalen Aufbau aufweisenden Frequenzverschiebungsmodulator anzugeben, der verhältnismäßig einfache Rechenarbeiten ausführt, von Natur aus keinerlei Amplitudenschwankungen unterliegt, und zu keinen Amplitudenschwankungen oder Phasenunterbrechungen führt, wenn die Frequenz verschoben wird.

Ein erfindungsgemäßer Modulator, der diese Aufgabe löst, und der frequenzverschobene, Binärdatensignale darstellende Signale erzeugt, ist gekennzeichnet durch einen Nachschlage speicher, der eine die Amplituden einer auf einer Sinuswelle befindlichen Punktfolge darstellende Serie von Signalwerten definiert, wobei die Serie von Werten durch aufeinanderfolgende Kennzahlen gekennzeichnet ist, und wobei der Nachschlagespeicher beim Empfang entsprechender Kennzahlen eine Darstellung einer beliebigen Wertes der betreffenden Signalwerte erzeugt, durch eine Steuereinrichtung, die auf ein eintreffendes Binär daten.signal hin Kennzahlen erzeugt und diese dem Nachschlage speicher

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zuführt, und durch eine Leseeinrichtüng, die die definierten Signalwerte ausliest.

Im allgemeinen umfaßt die vorliegende Erfindung einen Modulator, der mit einem Speicher ("Nachschlagespeicher") ausgerüstet ist. Dieser Speicher definiert die Signalamplituden vorbestimmter, auf einer Sinuswelle befindlicher Punkte. Ferner ist ein Verarbeiter vorgesehen, der unter Steuerung eines ankommendes Grundbandsignals die definierten Amplituden auswählt und ausliest. Die Signalamplituden sind vorteilhaft digital definiert, so daß die Schaltung sowohl des Speichers als auch des Verarbeiters einen digitalen Aufbau aufweisen, und der Modulator zeitlich gemeinsam von mehreren Quellen benutzt werden kann. Des weiteren ist, weil die Signalamplitudenwerte im Speicher vorausbestimmt sind, der Modulator von Natur aus von auf Quantisierungsrauschen zurückzuführenden Amplitudenschwankungen frei.

Bei einer Ausführungsform der Erfindung umfaßt der Speicher eine Tabelle mit Amplitudendigitalwerten, von 40 aufeinanderfolgenden, durch den gleichen Phasenwinkel getrennten Punkten einer Sinuswelle. Jede zehnte oder elfte der aufeinanderfolgenden Punktamplitudenwerte wird gemäß dem binären Zustand des Grundbandsignals durch den Verarbeiter ausgewählt und ausgelesen, so daß die Ausgangsdigitalwerte

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nach ihrer Umwandlung eine frequenz verschobene Welle erzeugen, wenn sie in analoge Werte umgewandelt worden sind. Durch die Verarbeitung der aufeinanderfolgenden Punkte bei der Berechnung jeden Phasenwinkels zusammen mit den vorbestimmten im Speicher enthaltenen Amplitudenwerten jedes Phasenwinkels der Sinuswelle werden Amplituden- und Phasenunstetigkeiten bei einer Frequenzverschiebung der Welle unterbunden.

Gemäß einer Weiterbildung der Erfindung umfaßt die Steuereinrichtung eine Verarbeitungseinrichtung, die den Wert jeder der erzeugten Kennzahlen gemäß dem Binärzustand des Datensignals erhöht, um auf diese Weise diejenige Kennzahl zu erzeugen, die nachfolgend dem Nachschlage speicher zugeführt wird.

Gemäß einem zusätzlichen Weiterbildung der Erfindung sind alle aufeinanderfolgenden Punkte auf der Sinus welle durch gleiche Phasenwinkel getrennt, und die Steuereinrichtung ist so ausgelegt, daß sie die Kennzahlen dem Nachschlagespeicher im Rhytmus einer Taktfrequenz zuführt.

Außerdem sieht eine Weiterbildung der Erfindung vor, daß alle Werte die Amplituden der sich innerhalb einer Periode einer Sinuswelle befindlichen Punkte darstellen, der Verarbeiter zurückgestellt wird und

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einen neuen Arbeitszyklus beginnt, wenn der Wert der erhöhten Zahl den Wert der größten Zahl überschreitet, die einen Wert in dem Nachschlagespeicher kennzeichnet.

Schließlich ist eine Weiterbildung der Erfindung dadurch gekennzeichnet, daß der Verarbeiter eine Addiervorrichtung umfaßt, die gemäß dem Binär zustand des Datensignals den Wert der Kennzahl um die eine oder eine andere einer festen Einheitszahl vergrößert.

Das Berechnen der Kennzahl wird daher durch Abtasten des Grundbandsignals und durch Addieren von z. B. zehn oder elf Einheiten, zu der Kennzahl durchgeführt, um die Kennzahl zu erzeugen, die dem Nachschlagespeicher als nächste Zahl zuzuführen ist. Es sind daher lediglich einfache Berechnungen durchzuführen.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen beschrieben. Es zeigen:

Fig. 1 schematisch die verschiedenen Rinrichtungen,

einschließlich eines digitalen Frequenzverschiebungs-Modulators, um das Zusammenarbeiten der Einrichtungen als Mehrfach-Datengerätsender gemäß der Krt'indung zu veranschaulichen;

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Fig. 2 schematisch eine Anordnung für eine gemein

same Taktgeberschaltung;

Fig. 3 Einzelheiten der Schaltungsvorrichtungen, die

und 4 erfindungsgemäß einen digitalen frequenzver

schobenen Modulator bilden, gemäß der Anordnung in Fig. 5;

Fig. 6 die verschiedenen Phasenwinkel der Periode

einer Sinuswelle;

Fig. 7 eine Tabelle mit den Werten, die in der Nach

schlagetabelle des Frequenzverschiebungs-Modulator definiert sind.

Der digitale Modulator bildet vorteilhaft einen Teil eines Systems, das als Mehrfach-Datengerätsender beschrieben werden kann, und eine Vielzahl von Quellen für Grundbandbinärdatensignale und eine entsprechende Vielzahl von abgehenden Fernsprechleitungen miteinander verbindet. Im vorliegenden Fall werden die Gleichstromgrundbanddatensignale von jeder der Datenquellen auf einem sprachfrequenten Träger frequenzmoduliert, und die erzeugten frequenz verschobenen

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Signale werden einer zugeordneten Fernsprechleitung zugeführt. Im allgemeinen werden diese Funktionen durch einen Abtaster (Fig. 1, Block 102), den digitalen FSK-Modulator 103, den Verteiler 104 und den Taktzähler 201 (Fig. 2) der für einen synchronisierten Betrieb des Systems sorgt, durchgeführt.

In Fig. 1 sind die verschiedenen Grundbandbinärdatensignalquellen gruppenweise als Datenquellen 101 angegeben. Fig. 1 zeigt n-Datenquellen, die durch Blöcke abgebildet und durch die Ziffern 1 bis η gekennzeichnet sind, wobei jeder auf diese Weise gekennzeichnete Block eine Quelle von Gleichstromgrundbandbinärdatensignalen darstellt.

Der Abtaster 102 sorgt allgemein für ein Abtasten der Gleichstromgrundbandsignale, die von den Datenquellen 101 geliefert werden. Das Abtasten wird gesteuert durch von dem Taktgeber 201 über Kanalzähladern 206 gelieferte Abtast- oder Gattersignale. Am Ausgang erzeugt der Abtaster 102 aufeinanderfolgende Bitfolgen, wobei jede Bitfolge eine Bitreihe umfaßt, die der sequentiellen Abtastung der Datensignale entspricht, die durch die Quellen 1 - η der Datenquellen 101 geliefert werden. Diese seriellen Bitfolgen am Ausgang des Abtasters 102 werden danach dem FSK-Modulator 103 zugeleitet.

Gemäß seiner Funktion benutzt der FSK-Modulator 103 eine digitale

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Betriebsweise, um nacheinanderfolgende Bitmuster (samples) (die von einer einzelnen Datenquelle abgeleitet werden) zu überprüfen, und aufeinanderfolgenden Zahlen (die der Datenquelle zugeordnet sind) zu errechnen. Diese Zahlen definieren die Amplituden aufeinanderfolgender Punkte einer frequenzverschobenen Welle. Jedes vom Abtaster 102 ankommende Bit wird durch den FSK-Modulator 103 überprüft, der die Frequenz seiner Aus gangs signalwelle zahlengemäß verschiebt, derart, daß sie oberhalb der Trägermittenfrequenz liegt, wenn ein ankommendes Bit eine logische "l" (Markiersignal) darstellt und unterhalb der Mittenfrequenz wenn das ankommende Bit eine logische "0" (Lückenfrequenz) darstellt. Eine Synchronisierung des FSK-Modulators 103 mit dem Rest des Systems wird durch Taktimpulse zustande gebracht, die von den Kanalzähladern 206 abgeleitet und durch das ODER-Glied 109 gesteuert werden.

Das Ausgangs signal des FSK-Modulators 103 umfaßt aufeinanderfolgende Binärzahlen, die je mehrere, am Ausgang in einer Zeitlage erscheinende Bits umfassen. Die Zeitlage wird durch Kanalzähladern definiert und entspricht der Zeitlage der Datenquelle, die das ankommende Bit geliefert hat, durch das die Zahl verarbeitet wurde. Die Bits einer jeden Binärzahl werden danach parallel dem Verteiler 104 züge führt.

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Der Verteiler 104 empfängt die parallelen Bits einer jeden Ausgangszahl des FSK-Modulators 103 und führt unter Steuerung von Kanalzähladern 206 des Taktgebers 201 drei Funktionen aus, und zwar:

1. eine Verteilung der aufeinanderfolgenden Zahlen, die durch den FSK-Modulator 103 entwickelt werden, auf individuelle interne Kanäle;

2. eine Umformung jeder Digitalzahl in ein entsprechendes Analogsignal und;

3. ein Filter der Analogsignale, um unerwünschte Frequenzkomponenten zu entfernen, und ein Übermitteln der auf diese Weise gefilterten Signale an eine entsprechende Fernsprechleitung 105.

Gemäß Fig. 1 umfaßt der Verteiler 104 mehrere Ausgänge, die zu den Fernsprechleitungen 105 führen. Es werden n-Fernsprechleitungen gezeigt, die je die a- und b-Ader einer Fernsprechleitung symbolisch darstellen und durch eine Zahl von 1 bis η gekennzeichnet sind. Diese Zahl weist außerdem auf die entsprechend numerierte Datenquelle der

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- 11 Datenquellen 101 hin.

Der Taktzähler 201 in Fig. 2 führt, wie oben erwähnt, eine Kanalzählung zur sequentiellen Abtastung des Kanals und zur Verteilung der Signale durch. Allgemein umfaßt der Taktgeber eine Taktquelle, wie z. B. einen Oszillator (Block 202 in Fig. 2) und einen Kanalringzähler 204. Das Aus gangs signal des Oszillators 202 wird dem Kanalringzähler 204 zugeführt und schaltet diesen weiter. Der Kanalringzähler 204 umfaßt vorteilhaft einen Mehrstufenbitzähler, wobei die Anzahl der Zählwerte, die der Zähler liefert, der Anzahl der Datenquellen und der entsprechenden Anzahl der Fernsprechleitungen oder Kanäle entspricht. Sobald der Kanalringzähler 204 jeden Zählwert erreicht, liefert er ein Ausgangs signal auf einer der η-Adern, die als Kanalzähladern 206 gezeigt sind. Auf diese Weise werden die n-Adern der Kanalzähladern 206 nacheinander von Impulsen beaufschlagt, d.h. betätigt überführt, wobei jeder der aufeinanderfolgende Impuls die Zeitlage definiert, die der entsprechend gekennzeichneten Datenquelle zugeordnet ist.

Wie oben erläutert, werden aufeinanderfolgende Impulse der Kanalzähladern 206 zum Abtasten der von der Datenquellen 101 abgeleiteten dleichslromgrundbandbinärsignale eingesetzt. Die aufeinanderfolgenden impulse und demzufolge die Weite rs chaltfrequenz des Kanalringzählers

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204 legen die Abtastfrequenz fest. Beim dem Ausführungsbeispiel
wird jede Leitung mit einer Frequenz von 8100 Hz abgetastet. Der Haupttaktgeber des Datengerätes hat eine Betriebsfrequenz von
(8100 χ ) Hz, während die zwei gesendeten Frequenzen für die
Binärwerte 1 und 0 2227, 5 Hz bzw. 2025 Hz betragen.

Gemäß Fig. 1 ist jede Datenquelle mit einem entsprechenden Verknüpfungsglied des Abtasters 102 verbunden. Dabei ist die Datenquelle 1 mit einem Ausgang des Verknüpfungsgliedes 106 (1) verbunden. Jede der anderen Datenquellen führt zu einem entsprechenden Verknüpfungsglied der Glieder 106 (2) bis 106 (n). Die anderen Eingänge, der Verknüpfungsglieder 106 (1) bis 106 (n), stehen mit entsprechenden Kanalzähladern 206 in Verbindung. Diese Adern werden, wie oben erwähnt, nacheinander durch Impulse beaufschlagt. Die Gleichstromgrundbandsignale der Datenquellen 1 bis werden demzufolge nacheinander abgetastet und danach über Verknüpfungsglieder 106 (1) bis 106 (n) an das ODER-Glied 107 geführt. Das Ausgangs signal des ODER-Gliedes 107 umfaßt daher Bitfolgen, und jedes Bit einer Folge nimmt eine Zeitlage ein, die einer Datenquelle zugeordnet ist, und die das Gleichstromgrundbandsignal der betreffenden Quelle definiert. Diose Bitfolgen werden danach dem FSK-Modulator 103 zugeführt.

Die* Betriebsweise* des FSK-Modulntors 103 wird jetzt mit Bezug auf

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eine einzelne Datenquelle erläutert. Die Bauteile des Modulators (Fig. 3 und 4 in der Anordnung gemäß Fig. 5) beziehen sich auf einen einzelnen Kanal. Durch eine später zu erläuternde, einfache Abwandlung bedient der Modulator mehrere Kanäle zeitlich gemeinsam.

Bei der Erläuterung des Einkanalbetriebes ist vorausgesetzt, daß die abgetasteten Bits einer Quelle, z.B. der Datenquelle 101 (1), dem Modulatoreingang zugeführt und daß die Taktimpulse nur einer Ader der Kanalzähladern 206, z. B. der Ader I₃ dem Taktimpulseingang des Modulators zugeführt werden. Wie oben erwähnt, beträgt die Taktimpulsfrequenz für den Kanal 8100 Hz.

Der Ausgang des Modulators ist so ausgelegt, daß er eine positive Binärzahl mit 6 Bits definiert. Wie oben erläutert, bestimmt diese positive Zahl die Amplitude einer Signalwelle, die die Gestalt einer Sinuswelle annimmt, worin die die verschiedenen Amplituden darstellenden, positiven Zahlen durch die Gleichung

k + k sin 0
gegeben sind, worin 0 den Phasenwinkel und eine Konstante bedeutet,

IC

die eine Hälfte des Amplitudenbereiches der Welle darstellt. Bei der vorliegenden Anordnung ist gleich 30, während die minimalen und

ic

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maximalen Amplituden der Sinuswelle durch die Zahlen O und 60 festgelegt sind.

Im vorliegenden Ausführungsbeispiel kann der Modulator 40 Abtastwerte für eine Periode einer Sinuswelle speichern. Jede der gespeicherten Zahlen wird gemäß der obigen Gleichung berechnet und die sich ergebende Zahl auf die nächste ganze Zahl abgerundet. Um das Verständnis der Auswahl der im Modulator gespeicherten Abtastinformationen zu erleichtern, wird auf Fig. 6 verwiesen.

Gemäß Fig. 6 sind die Zahlen in einem Kreis neben vierzig mit dem gleichen einem Phasenwinkel von 360 bzw. 9 Grad entsprechenden

~4Ö"
Abstand angeordneten Markierungen angeordnet. Bei einer Bewegung um den Kreis herum im Uhrzeigersinn ist bei jeder Markierung die Zahl geschrieben, die dem Pegel der Sinuswelle bei diesem Phasenwinkel entspricht. Auf diese Weise wird der Pegel der Sinuswelle durch eine .gleichmäßige Bewegung im Uhrzeigersinn um den Kreis herum durchlaufen.

Wie oben erwähnt, beträgt die Taktfrequenz für einen Kanal 8100 Ilz und die Frequenz des Lückensignals 2025 Hz. Weil die Zoitgeberfrequenz viermal so groß wie die Lückenfrequenz ist, wird der Modulator bei jeder Periode der Lüekenfrequen/ vier Minärzahlen auswerfen.

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Die Folge der vier Zahlen bzw. Abtastwerte am Modulatorausgang wiederholt sich für jede Periode, solange der Dateneingang eine Binäre bleibt.

Das Verhältnis zwischen der Markierungsfrequenz und der Lückenfrequenz beträgt 2227,5 : 2025. Dies läßt sich auf Π : 10 reduzieren. Dies bedeutet das der für zehn Perioden der Lückenfrequenz benötigte Zeitraum dem Zeitraum entspricht, der für elf Perioden der Markierungsfrequenz nötig ist.

Bei einer Folge von zehn Perioden der Lückenfrequenz werden 40 Abtastwerte vorhanden sein, da vier Abtastwerte je Periode vorhanden sind. Bei einem Verhältnis der zwei Frequenzen von 11 : 10 läßt sich sagen, daß in vierzig Abtastwerten elf Perioden der M arkie rungs frequenz zu Ende geführt werden. Mit Bezug auf Fig. 6 könnte man bei einer Bewegung im Uhrzeigersinn von zehn Markierungen für jeden Taktimpuls vier Abtastwerte einer jeden Periode der Lückenfrequenz erhalten. Die entsprechenden Zahlen würden daher eine Sinuswelle mit einer Frequenz von 2025 Hz zeichnen.

Um die Ausgangsfrequenz auf 2227, 5 Hz zu erhöhen, fährt man im Uhrzeigersinn über 11 Markierungen für jeden Taktimpuls. Nach vierzig au feinander folgenden Abtastwerlen mit einem Schritt von 11

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Markierungen im Uhrzeigersinn je Abtastwert wird man 11 Perioden der Frequenz 2227, 5 Hz zu Ende geführt haben.

Die erste Zeile, d.h. die Zeile 0 in Fig. 7, stellt die Zahlen dar, die gemäß dem Kreis in Fig. 6 erhalten werden, wenn man am Pfeil im Kreis beginnt und sich an zehn Markierungen, d.h. dem Phasenwinkel von 90 Grad, vorbeibewegt. Jede folgende Zeile bestimmt demnach die Zahlen des folgenden Quadranten. Um die Zeichnung der Sinuswelle fortzusetzen, müßte sich an die Zeile 3 wieder die Zeile 0 anschließen.

Um eine Frequenz von 2025 Hz zu erzeugen, läuft man bei einem beliebigen Punkt in der Tabelle an und zählt zehn Lücken nach rechts für den nächsten Abtastwert. Auf diese Weise ist das nächste Muster immer in derselben Spalte, jedoch in der nächstfolgenden Zeile, zu finden. Demzufolge um faßt jede Spalte alle notwendigen Abtastwerte, um eine vollständige Periode von 2025 Hz zu erzeugen.

Um 2227, 5 Hz zu erzeugen, läuft man bei einem beliebigen Punkt an, und zählt elf Lücken nach rechts für den nächsten Abtastwert. Auf diese Weise befindet sich der nächste Abtastwert in der nächsten Spalte, (gemäß Fig. 7) und in der nächstfolgenden Zeile, mit der Ausnahme allerdings, daß beim Anlauf in Spalte 9 der nächste Abtast-

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wert sich immer in Spalte O und in einer um zwei Zeilen entfernten Zeile befindet.

Der FSK-Modulator 103 berechnet die Lage oder Nummer einer jeden Zeile und Spalte und erzeugt die betreffende Mehrbitzahl, die durch die Zeile-Spalte-Kreuzung festgelegt ist. Die Schaltung zur Berechnung jeder Zeile und jeder Spalte ist in Fig. 4 abgebildet. Fig. 3 zeigt den Nurlesespeicher zur Erzeugung der Mehrbitzahl, die der berechneten Zeile und Spalte entspricht.

Das Dateneingangs signal aus der Datenquelle, das vom Ausgang des Abtasters 102 erhalten wird, erscheint am Anschluß 401 in Fig. 4. Diese Daten werden einem Addierer, der als Block 407 gezeigt ist, zugeführt. Wie später erläutert, umfaßt die vollständige Addierschaltung, die Addierer 404 bis 407, wobei der Addierer 407 das niedrigststellige Bit und Addierer 404 das nächststeilige Bit berechnet.

Das Eingangsdatensignal am Anschluß 401 wird auch dem Glied 402 zugeführt. Ein Ausgangssignal des Gliedes 402 wird dem Inverter 403 zugeführt und die Ausgangs signale des Gliedes 402 und des Inverters 403 werden einer als Blöcke 408 und 409 gezeigten Addierschaltung zugeführt. Man bemerkt, daß das Ausgangs signal des Inverters 403 ebenso den Addierern 405 und 406 zugeführt wird.

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Das nächststellig Bit wird durch den Addierer 408 und das niedrigststellige Bit durch den Addierer 409 berechnet. Bei genauerer Betrachtung der Addierer 408 und 409 sieht man, daß zwei Eingangs signale dem Addierer 409 zugeführt werden, der seinerseits ein Summenausgangssignal S sowie ein Übertragsausgangssignal c erzeugt. Das Summenausgangssignal S des Addierers 409 wird danach dem Flipflop 425 zugeführt, während das Übertragsausgangssignal einem Eingang des Addierers 408 zugeleitet wird. Das Summenausgangssignal des Addierers 408 wird dem Flipflop 424 zugeleitet;

Die Flipflops 424 und 425 speichern die Zeilenadressen oder-zahl. Diese Zahl wird ihrerseits den Eingängen der Addierer 408 und zugeführt. Das Ausgangssignal des Flipflops 424 umfaßt das nächststellige Bit der Zeilenadresse und wird demzufolge einem Eingang des Addierers 408 zugeleitet. Auf ähnliche Weise wird das Ausgangssignal des Flipflops 425, das das niedrigststellige Bit der Zeilenzahl umfaßt, dem Eingang des Addierers 409 zugeführt. An ihren Ausgängen erzeugen daher die Flipflops 424 und 425 eine zweibit-Binärzahl, die eine der vier Zeilen der Tabelle gemäß Fig. 7 bestimmt. Ihrerseits berechnen die Addierer 408 und 409 die Nummer der nächsten Zeile, wie sie durch die Ausgangszahl der Flipflops 424 und 425 bestimmt wird, sowie das unten im einzelnen noch zu beschreibende Dateneingangs signal.

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Wenn man annimmt, daß ein Lücken- (logische 0) -datensignal der Dateneingangsklemme 401 zugeleitet wird, so befindet sich die Ausgangsleitung des Gliedes 402 im Zustand einer logischen "l", während der Ausgang des Inverters 403 bei "θ" steht. Wenn das Glied 402 ein "l" Bit dem Addierer 409 und der Inverter 403 ein ¹¹O"-Bit dem Addierer 408 zuführt, wird die durch die Flipflops 424 und 425 erzeugte Binärzahl um "l" erhöht. Diese neue Zahl wird den "J"-Eingängen der Flipflops 424 und 425 unmittelbar und den ¹¹K"-Eingängen der Flipflops über die Inverter 414 und 415 zugeleitet.

Der ankommende Taktimpuls erscheint am Eingangs ans chluß 400 und wird den Takt- oder "T"-Eingängen der Flipflops 424 und 425 zugeführt, so daß die neu berechnete Zahl in den Flipflops gespeichert werden kann. Wie erwähnt, wird der Taktimpuls vom Ausgangs signal des ODER-Gliedes 109 (Fig. 1) abgeleitet. Wird nur eine Datenquelle in Betracht gezogen, so wird der Taktimpuls als der Impuls aufgefaßt, der von der der Datenquelle entsprechenden Kanalzählader abgeleitet ist.

Die Ausgangs signal der Flipflop 424 und 425 werden außerdem den Gliedern 430 bis 433 zugeleitet. Wenn die Flipflops binär ¹¹OO" speichern, so werden "0"-Bits von den Ausgängen der beiden Flipflop abgeleitet. Dabei werden eine logische "θ" am Ausgang des Gliedes

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430 und logische "l"-Werte an den Ausgängen der Glieder 431 bis 433 erzeugt. Auf ähnliche Weise führen binär ¹¹Ol" an den Ausgängen der Flipflop 424 und 425 zu einer logischen "θ" am Ausgang des Gliedes

431 und zu logischen "l"-Werten an den Ausgängen der anderen Verknüpfungsglieder. Auf dieselbe Weise werden logische "O"-Werte an den Ausgängen der Verknüpfungsglieder 432 und 433 dann erzeugt, wenn die Binärzahlen "1O" und ¹¹Il" durch die Flipflops 424 und 425 erzeugt werden. Die Inverter 435 bis 438 kehren die logischen Ausgangssignale der Ve rknüpfungs glieder 430 bis 433 um. Danach werden die entsprechenden Aus gangs signale über ein gemeinsames Zeilenaderkabel 452 dem Nurlesespeicher (Fig. 3) zugeführt.

Die Spaltenadresse oder -zahl wird durch die Flipflop 420 bis 423 gespeichert, wobei das Flipflop 420 das nächststellige Bit und des Flipflop 423 das niedrigststellige Bit der Binärzahl speichert. Die Ausgangssignale der Flipflops 420 bis 423 werden den Eingängen der Addierer 404 bis 407 zugeführt, die die nächstfolgende Spaltenzahl berechnen.

In Zusammenhang mit dem Dateneingangs ans chluß 401 wurde festgestellt, daß das an ihm vorhandene Datensignal einem Eingang des Addierers 407 zugeleitet wird. Die Anschließe 401 ist auch mit dem Verknüpfungsglied 402 verbunden und das Ausgangs signal des Gliedes

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402 wird dem Inverter 403 zugeführt, dessen Aus gangs signal den Addierern 405 und 406 zugeleitet wird. Unter der angenommenen Bedingung ist das Eingangsdatensignal eine logische "θ". Das Ausgangssignal des Gliedes 402 ist daher eine logische "l", während das Ausgangssignal des Inverters 403 eine logische "θ" darstellt. Daher führt der Dateneingangsanschluß 401 dem Addierer 407 eine logische "θ" zu, während der Inverter 403 logische "0"-Werte den Addierern 405 und 406 zuleitet. Die durch die Addierer 404 bis 407 neu berechnete Zahl entspricht daher der Zahl, die vorher durch die Flipflops 240 bis 423 an die Addierschaltung gegeben wurde. Diese neue Zahl, die an den Summier ausgängen der Addierer 404 bis 407 erscheint, wird den "J"-Eingängen der Flipflops 420 bis 423 unmittelbar zugeführt und den "K"-Eingänge der Flipflops über die Inverter 410 bis 413. Der Taktimpuls am Anschluß 400 schreibt dann die durch die Addierer bis 407 berechnete Zahl in die Flipflops 420 bis 423 ein. Beim Vorhandensein eines "θ"-Bit-Dateneingangs signals findet daher keine Änderung der durch die Flipflops 420 bis 423 gespeicherten Zahl statt. Dabei werden die Flipflops in demselben Zustand gehalten.

Die Ausgangssignale der Flipflops 420 bis 423 werden außerdem den Verknüpfungsgliedern 440 bis 449 zugeleitet. Die Glieder 440 bis 449 entsprechen einzeln den Spaltennummern 0 bis 9 (s. Tabelle in Fig. 7). Die an die Glieder geführten Eingangssignale sind je mit einem der

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Ausgänge der Flipflops 420 bis 423 derart verbunden, daß eine logische "0" am Ausgang des Gliedes angezeigt wird, wenn die durch die Flipflop gespeicherte Spaltenzahl dem jeweiligen Glied entspricht, während eine logische ¹¹I" erzeugt wird, wenn die Entsprechung nicht gilt. Wenn z.B. die durch die Flipflops gespeicherte Spaltenzahl "θ" beträgt, sind alle an das Glied 440 geführten Eingangs signale hoch. Dabei ist das Aus gangs signal des Gliedes eine logische "0". Bei den Gliedern 441 bis 449 ist jedoch mindestens ein Eingangssignal tief und all diese Glieder haben logische "l"-Werte an ihren. Ausgängen. Auf ähnliche Weise erzeugt jedes der anderen Glieder eine logische ¹¹O" an seinem Ausgang, wenn und nur die entsprechende Zahl durch die Flipflops 420 bis 423 gespeichert wird. Die Ausgangs signale der Glieder 440 bis 449 werden in diesem Fall über gemeinsame Spaltenadern 443 zum Nurlesespeicher (Fig. 3) geführt.

Wenn man jetzt annimmt, daß das Dateneingangssignal am Anschluß 401 eine logische "l" darstellt, und daß die durch die Flipflops 420 bis 423 gespeicherte Spaltennummer unter 9 liegt, wird entweder durch Flipflop 420, das das höchststellige Bit speichert, oder das Flipflop 423, das das niedrigststellige Bit speichert, eine logische "0" am Ausgang erzeugt. Diese logische ¹¹O" wird dem Glied 402 zugeführt, das daher eine logische "1" erzeugt. Dabei erzeugt der Inverter 403

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eine logische "θ". Dann erzeugen die Ausgänge der Addierer und 409 eine Zahl, die um 1 die Zeilenzahl übersteigt, die durch die Flipflops 424 und 425 dem Addierer wie vorher beschrieben zugeführt wird. Der nächste, dem Anschluß 400 zugeführte Taktimpuls speichert daher diese neue Zeilenzahl, die ihrerseits den Zeilenadern 452 wie vorher beschrieben zugeführt wird.

Zu dieser Zeit führt der Dateneingangsanschluß 401 eine logische "l" zu dem Addierer 407, während der Inverter 403 logische "o"-Werte an die Addierer 405 und 406 liefert, die daher eine Zahl erzeugen, die um 1 die Spaltenzahl übersteigt, die durch die Flipflops 420 bis 423 geliefert wird. Der nächste, am Anschluß 400 erscheinende Taktimpuls setzt daher diese neue Spaltenzahl in die Flipflops 420 bis 423 ein, und die neue Zahl wird daher den Spaltenadern 453 wie oben beschrieben zugeführt.

Sollte die Spaltenadresse eine binäre "9" sein, so werden durch beide Flipflops 420 und 423 logische "l" -Bits an ihren "l" -Ausgängen erzeugt. Diese "l"-Bits werden dem Glied 402 zugeführt. Da da auch der Dateneingangsanschluß 401 dem Glied 402 eine logische "l" zuführt, wird das Ausgangs signal des Gliedes eine logische "θ". Daraufhin erzeugt der Inverter 403 eine logische

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"l" an seinem Ausgang. Die Binärzahl 2 (1,0) wird daher durch den Inverter 403 und das Glied 402 den Addierern 408 und 409 zugeführt. Wenn demzufolge die Spaltenadresse die Binärzahl 9 und das Dateneingangs signal eine logische "l" ist, wird die neu errechnete Zeilenadresse um 2 erhöht.

Das Ausgangs signal des Inverters 403 wirdiaußerdem den Addierern 405 und 406 zugeführt. Ist die Spaltenadresse die Binärzahl 9 und das Dateneingangs signal eine logische "l" ist, werden "l"-Bits den Addierern 405 bis 407 durch den Anschluß 401 und den Inverter 403 zugeführt, was der Zuleitung einer binären 7 (1, 1, 1) an die Addier schaltung entspricht. Daher addieren die Addierer 404 bis 407 sieben zu der Binärzahl, die durch die Flipflops 420 bis 423 gespeichert wird und in diesem Fall binär neun ist. Die sich ergebende Summe an den Ausgängen der Addierer ist die Binärzahl 0 (0, O₁ 0, 0), weil die Addierer keinen Übertrag für das höchststellige Bit bewirken. Wenn also die Spaltenadresse binär neun und das Dateneingangs signal eine logische "l" ist, so wird erhöht (bzw. ist größer) um zwei mit Bezug auf die vorhergehende Zeile nnummer und die nächste Spaltennummer ist binär null.

Die logische Schaltung gemäß Fig. 4 läßt sich ohne weiteres um-

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bauen, um Bitfolgen von einem Abtaster mehrerer Datenquellen, z.B. Abtaster 102 zu empfangen, und um die Zeilen- und Spaltenzahlen für die Bitfolge auf einer zeitlich gemeinsamen Basis zu berechnen. Dabei sorgen die vom ODER-Glied 1.09 abgeleiteten Kanalzähltaktimpulse für eine Zeitgebung. Bei dieser Abwandlung wird jedes der Flip flops 420 bis 425 durch ein Mehrstufenschieberegister ersetzt. Die Stufenzahl eines jeden Schieberegisters ist gleich der Anzahl der Zeitlagen im Arbeitszyklus des Taktgebers und entspricht daher der Anzahl der Datenquellen. Jede neue, durch die Addierer berechnete Zahl wird in den ersten Stufen der Schieberegister auf die gleiche Weise wie Zahlen in den Flipflops 420 bis 425 gespeichert. Die Taktimpulse sorgen danach für eine Verschiebung der Zahl durch die Registerstufen, und die Zahl erscheint mit einer Verzögerung von einem Taktzyklus am Ausgang des letzten Registers, und zwar in derselben Zeitlage, in der das nächste Datenbit von der entsprechenden Datenquelle am Anschluß 401 erscheint. Diese Ausgangs zahl wird daher den Addierern und den Aus gangs gliedern in Fig. 4 in derselben Weise zugeleitet, die für eine einzelne Datenquelle vorher beschrieben wurde.

Der Speicher gemäß Fig. 3 umfaßt einen verdrahteten Speicher, der die Binärzahlen auf Zeilenadern 452 und Spaltenadern 453 liest und daraufhin eine sechsstellige Binärzahl als Aus gangs signal erzeugt,

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das die Amplitude der Ausgangswelle festlegt. Die Binärzahl umfaßt die an der Kreuzung der Spalte und der Zeile in der Tabelle in Fig. 7 gezeigte Zahl.

Die sechsstellige binäre Ausgangszahl des Speichers wird durch die Verknüpfungsglieder 3O1A bis 3O6A erzeugt. Das Glied 3O1A erzeugt das nächststellige Bit der Binärzahl, während die folgenden Bits durch die nachfolgenden Glieder erzeugt werden. Das Glied 306A erzeugt das niedrigststellige Bit. Die Zuführung der Signale zu den Glieder 301A bis 306A wird durch entsprechend numerierte Glieder bewirkt, die durch verschiedene Buchstaben gekennzeichnet sind. Die Eingangs signale des Gliedes 302A kommen z.B. von den Gliedern 302B bis 302E. Die Eingänge der Glieder 302B bis 302E umfassen verschiedene Adern der Zeilenadern 452 und der Spaltenadern 453 und umfassen auch die Ausgänge der Glieder 302F und 302G, wobei letztere durch verschiedene Spaltenädern 453 gesteuert werden.

Die Wirkungsweise der verschiedenen Ve rknüpfungs glieder liegt auf der Hand, wenn man die Arbeitsweise der Glieder bei der Zuleitung bestimmter Binärzahlen zu den Zeilenadern 452 und den Spaltenadern 453 in Betracht zieht. Bei der folgenden Beschreibung der Arbeitsweise wird angenommen, daß die logische Schaltung gemäß Fig. 4 der Speicherschaltung mitteilt, daß die zu erzeugende binäre Ausgangszahl

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der Zahl entsprechen sollte, die an der Kreuzung der Spalte 2 und der Zeile 2 in der Tabelle in Fig. 7 liegt. In diesem Fall wird ein logisches "l"-Bit der Ader 2 der Zeilenadern 452 zugeleitet, während ein logisches "O"-Bit der Ader 2 der Spaltenadern 453 zugeführt wird.

Die Zuleitung des ¹¹I "-Bits an die Ader 2 der Zeilenadern 452 betätigt die Glieder 301C und 302D bis 306D. Da die Ader 2 der Zeilenadern 452 den einzigen Eingang des Gliedes 301C darstellt, ist das Ausgangssignal dieses Gliedes tief. Demzufolge ist das Aus gangs signal des Gliedes 301A hoch. Das Ausgangs signal, eine logische "l", des Gliedes 301A wird der ersten Ausgangsader des Speichers zugeführt. Daher ist das nächststellige Bit der Binärzahl eine logische "l".

Wie oben erwähnt, wird das Glied 302D durch die Ader 2 der Zeilenadern 452 betätigt. Der andere Eingang des Gliedes 302D führt zu den Adern 7, 8 und 9 der Spaltenadern 453. Wenn daher eine dieser letztgenannten Adern die ausgewählte Spalte bestimmen, ist das Ausgangssignal des Gliedes 302 D hoch. Sollte andererseits eine der Spalten 0 bis 6 die ausgewählte Spalte sein, so ist das Aus gangs signal des Gliedes 302D tief. Da angenommen wurde, daß die zweite Spalte ausgewählt worden ist, ist das Glied 302D tief. Als Ergebnis ist das Au s gangs signal des Gliedes 302A hoch, so daß eine logische "l" an seinem Ausgang erscheint. Demgemäß ist das zweitnächste Bit eine

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logische "1".

Es ist schon erwähnt worden, daß das Glied 303D durch die Ader 2 der Zeilenadern 452 betätigt wird. Das Aus gangs signal des Gliedes 303D ist aus diesem Grunde tief, wenn das Aus gangs signal des Gliedes 303H hoch ist. Die Eingänge des Gliedes 303H sind mit den Adern 0, 1, 2, 3 und 7 der Spaltenadern 453 verbunden. Da die Ader 2 ein "O"-Bit führt, ist das Ausgangssignal des Gliedes 303H hoch, so daß das Ausgangssignal des Gliedes 303H tief liegt. Wenn das eine Eingangssignal des Gliedes 303A tief ist, so führt das Glied eine logische "l"-Bit an seinen Ausgang. Das dritte Bit der binären Ausgangszahl stellt daher eine logische "l" dar.

Wie schon erwähnt, wird das Glied 304D außerdem durch die Zeilenader erregt. Daher ist das Ausgangs signal des Gliedes tief, wenn das Glied 304H hoch liegt. Die Eingänge des Gliedes 304 H sind mit

el

den Adern 0, 1, 4, 7 und 8 der Spaltenadern 453 verbunden. Da die logische "θ" lediglich der Ader 2 der Spaltenadern zugeführt ist, ist das Ausgangs signal des Gliedes 304H tief. Das Glied 304D ist daher hoch, so daß eine logische "l" dem Glied 304A zugeführt wird. Die anderen Eingänge des Gliedes 304A umfassen die Glieder 304B, 304C und 304E. Jedes der letztgenannten Glieder besitzt einen Eingang von einer Zeilenader, die nicht die Ader 2 ist. Demgemäß sind

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alle Glieder 304B bis 304E hoch. Die Glieder führen logische "l"-Bits zum Glied 304A, das seinerseits ein logisches "O"-Bit zu seinem Ausgang führt, so daß das entsprechende Bit der binären Ausgangs zahl "θ" ist.

In Zusammenhang mit dem Verknüpfungsglied 305D wurde schon erläutert, daß diese Glied auch durch die Ader 3 der Zeilenadern erregt wird. Das Ausgangs signal dieses Gliedes ist daher tief, wenn das Glied 305G hoch ist. Die Eingänge des Gliedes 305G führen zu den Adern 2, 4, 5, 8 und 9 in den Spaltenadern 453. Da der zweiten Ader eine logische "θ" zugeführt wird, ist das Glied 305G hoch und das Glied 305D tief. Wenn der Ausgang des Gliedes 305D eine logische "0" zuführt, ist das Glied 305A hoch, so daß ein logisches "l"-Bit an seinen Ausgang erscheint. Das zweitniedrigste Bit der binären Ausgangszahl ist daher eine logische "l".

Wie schon erwähnt, ist das Glied 306D erregt. Dieses Glied ist tief, wenn der Ausgang des Gliedes 306H hoch ist. Die Eingänge des Gliedes 306H sind mit den Adern 2, 3, 5, 8 und 9 der Spaltenadern 453 verbunden. Das der Ader 2 der Spaltenadern zugeführte "0^M-Bit treibt den Ausgang des Gliedes 306H hoch, so daß das Ausgangssignal des Gliedes 306D tief wird. Demzufolge geht das Glied 306A hoch und führt ein logisches ¹¹I"-Bit an seinen !Ausgang. Das niedrigst·

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stellige Bit der binären Ausgangszahl ist demzufolge eine logische

Gemäß der obigen Beschreibung führt die Feststellung der Spalte 2 und Zeile 2 durch die logische Schaltung gemäß Fig. 4 zur Erzeugung der Binärzahl 111011. Aus der Tabelle ergibt sich, daß die Amplitudenzahl an der Kreuzung der Zeile 2 und der Spalte 2 die Zahl 59 ist. Diese Digitalzahl entspricht offensichtlich dem binären Ausgangssignal und befriedigt daher die oben genannten Anforderungen.

Die Ausgangszahlen des FSK-Modulators 103 werden parallel dem Verteiler 104 zugeführt. D.h., die verschiedenen Bits der Zeitmultiplexzahlen werden parallel zu den Verknüpfungsgliedern 124 (1) bis 124 (n) geführt. Die anderen Eingänge dieser Glieder sind mit den Kanalzähladern 206 verbunden. Die Verknüpfungsglieder 124 (1) bis 124(n) werden daher sequentiell erregt. Im erregten Zustand kann daher jedes Glied während der dem entsprechenden Kanal zugeordneten Abtastzeitspanne die parallelen Bits führen, die die dem Kanal zugeordnete Mehrbitzahl bestimmen. Die parallelen Bits werden auf diese Weise zu den entsprechenden Digital-Analog-Wandlern 125 (1) bis 125 (n) geführt.

Jeder der Digital-Analog-Wandler 125 (1) bis 125 (n) umfaßt an sich

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bekannte Digitalschaltungen, die die eintreffenden parallelen Bits
der Binärzahl in das entsprechende analoge Signal umformen; d. h„ das durch den Digitalanalogwandler erzeugte Analogsignal besetzt eine Amplitude, die der eintreffenden Zahl entspricht. Dieses Analogsignal wird sodann durch ein Bandpassfilter, wie z.B. das Bandpassfilter 126 (1), geführt, das das Signal von Gleichstrom und Unstetigkeiten befreit, die von einer Digitalschaltung vielfach erzeugt werden. Das Ausgangs-FSK-Signal jeden Bandpassfilters wird sodann an eine entsprechende numerierte Fernsprechleitung geführt.

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Claims

PATENTANSPRÜCHE

■ Ι,·' Modulator zur Erzeugung frequenzverschobener Signale,

die Binärdatensignale darstellen, gekennzeichnet durch einen Nachschlagespeicher (301-306), der eine die Amplituden einer auf einer Sinuswelle befindlichen Punktfolge darstellende Serie von Signalwerten definiert, wobei die Serie von Werten (Fig. 7) durch aufeinanderfolgende Kennzahlen (0-3, 0-9, Fig. 7) gekennzeichnet ist, und wobei der Nachschlagespeicher beim Empfang entsprechender Kennzahlen eine Darstellung eines beliebigen Wertes der betreffenden Signalwerte erzeugt, durch eine Steuereinrichtung (402-425), die auf ein eintreffendes Binärdatensignal hin Kennzahlen erzeugt und diese dem Nachschlage speicher zuführt, und durch eine Lese einrichtung (430-438, 440-449; 452; 453), die die definierten Signalwerte ausliest.
2. Modulator nach Anspruch 1, dadurch gekennzeichnet,

daß die Steuereinrichtung eine Verarbeitungseinrichtung (404-409) umfaßt, die den Wert jeder der erzeugten Kennzahlen gemäß dem Binärzustand des Datensignals erhöht, um auf diese Weise diejeni-

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ge Kennzahl zu erzeugen, die nachfolgend dem Nachschlagespeicher zugeführt wird.
3. Modulator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß alle aufeinanderfolgende Punkte auf der Sinuswelle durch gleiche Phasenwinkel getrennt sind, und daß die Steuereinrichtung so ausgelegt ist, daß sie die Kennzahlen dem Nachschlagespeicher im Rhythmus einer Taktfrquenz zuführt (Taktgeber in Fig. 4).
4. Modulator nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß alle Werte die Amplituden der sich innerhalb einer Periode einer Sinuswelle befindlichen Punkte darstellen, und daß der Verarbeiter zurückgestellt wird und einen neuen Arbeitszyklus beginnt, wenn der Wert der erhöhten Zahl den Wert der größten Zahl überschreitet, die einen Wert in dem Nachschlage speicher kennzeichnet.
5. Modulator nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß der Verarbeiter eine Addiervorrichtung umfasst, die gemäß dem Binärzustand des Datensignals den Wert der Kennzahl um die eine oder andere einer festen Einheitszahl vergrößert.

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