DE2143093C2 - Mehrphasenfeldeffekttransistor- Steuerungsschaltung - Google Patents

Mehrphasenfeldeffekttransistor- Steuerungsschaltung

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DE2143093C2
DE2143093C2 DE2143093A DE2143093A DE2143093C2 DE 2143093 C2 DE2143093 C2 DE 2143093C2 DE 2143093 A DE2143093 A DE 2143093A DE 2143093 A DE2143093 A DE 2143093A DE 2143093 C2 DE2143093 C2 DE 2143093C2
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Description

Gate-Elektrode 23 des vierten Feldeffekttransistors 17 ist mit der Drain-Elektrode 24 des dritten Feldeffekttransistors 16 und die Source-Elektrode 25 des dritten Feldeffekttransistors 16 mit der Gate-Elektrode 7 des ersten Feldeffekttransistors 4 verbunden. Die Gate-Elektrode 26 des dritten Feldeffekttransistors 16 wird während der Phase Φ3 des Taktsignals beaufschlagt.
Der dritte und der vierte Feldeffekttransistor 16 bzw. 17 sowie der erste und der zweite Kondensator 21 bzw. 22 erzeugen In Kombination mit dem fünften Feldeffekttransistor 12 die Zusatzspannung an der Gate-Elektrode 7 des ersten Feldeffekttransistors 4 zum Übersteuern oder Vergrößern dessen Leitfähigkeit, wenn eine konstante Ausgangsgleichspannung geliefert wird, die ungefähr gleich dem Spannungsniveau V ist. Der als Diode oder Gleichrichter geschaltete Abschalt-Feldeffekttranslstor 10 schaltet die Spannung an der Gate-Elektrode 7 nach der Phase Φ4 des Taktsignals ab, so daß das Ausgangsspannungsniveau an der Klemme 3 für die Gleichstromlast 2 im wesentlichen konstant bleibt.
Eine nicht dargestellte Eigenkapazität ist an der Gate-Elektrode 7 zum Speichern der Zusatzspannung vorhanden, bis sie entweder entladen oder aufgrund der parasitären Ableitung abgeflossen ist, die normalerweise in Mehrphasen-Feldeffekttransistorschaltungen auftritt. Ein getrennter Kondensator kann erforderlichenfalls zugeschaltet werden.
Der vierte Feldeffekttransistor 17 und der erste Kondensator 21 legen das Taktsignal während der Phase Φ4 an den zweiten Kondensator 22, so daß das Taktsignal während der Phase Φ4 von dem Eingangssignal, das von der Klemme 9 zu einem Verbindungspunkt 27 durchgeschaltet wird, an- oder abgeschaltet wird. Als Ergebnis wird von der Einrichtung keine Gleichstromleistung verbraucht. Das Taktsignal kann während der Phase Φ4 auch direkt an den Verbindungspunkt 20 gelegt werden, wodurch jedoch verschiedene Probleme auftreten. Wenn z. B. am Ende der Phase Φ4 des Taktsignals der logische Schaltzustand »0« an der Gate-Elektrode 7 des ersten Feldeffekttransistors 4 herrscht, sorgt der Kondensator 22 für eine positive Aufladung des Chips der Einrichtung über die Drain- oder Süurcebereiche des Abschalt-Feideffekttransistors 10 sowie des fünften Feldeffekttransistors 12, da die Drain- oder Sourcebereiche PN-Übergänge zum Chip der Einrichtung aufweisen. Als Ergebnis muß die Einrichtung mit Mitteln zum Verhindern des Abfließens der Ladung über diese PN-Übergänge versehen sein. In Fig. 1 wird eine solche Entladung von dem vierten Feldeffeknransistor 17 verhindert, der das Taktsignal während de - Phase ΦΛ von dem Verbindungspunkt 20 trennt. In andren Schaltungen kann ein Schutzring erforderlich sein, wobei ein zusätzlicher HBibleiterchipbereich notwendig wird, was zusätzlichen Energieverbrauch bedingt.
Die Gate-Elektrode 7 des ersten Feldeffekttransistors 4 ist weiterhin mit einem gemeinsamen Verbindungspunkt 27 des sechsten und siebten Feldeffekttransistors 28 und 29 einer auf das Eingangssignal ansprechenden Anordnung 60 verbunden. Die Drain-Elektrode 30 des siebten Feldeffekttransistors 29 ist an die Speisespannung V und seine Source-Elekirode 31 ist an den gemeinsamen Verbindungspunkt 27 angeschlossen. Die Gate-Elektrode 32 des siebten Feldeffekttransistors 29 wird während der Phase Φ} mit dem Taktsignal beaufschlagt. Die Source-Elektrode 33 des sechsten Feldeffekttransistors 28 ist geerdet und seine Drain-Elektrode 34 ist mit dem gemeinsamen Verbindungspunkt 27 verbunden. Die Gate-Elektrode 35 des siebten Feldeffekttransistors 28 ist mit der Source-Elektrode 36 eines achten Feldeffekttransistors 37 und dessen Drain-Elektrode 38 mit einem gemeinsamen Verbindungspunkt 39 eines neunten Feldeffekttransistors 40 und eines ein Schaltmittel bildenden zehnten Feldeffekttransistors 41 verbunden. Die Gate-Elektrode 42 des achten Feldeffekttransistors 37 wird während der Phase Φ} des Taktsignals beaufschlagt.
Während der Phase Φ} des Taktsignals Hegt dieses ebenfalls an der Gate-Elektrode 44 eines elften Feldeffekttransistors 40 und dessen Drain-Elektrode 43 sowie Source-Elektrode 45 ist an die Speisespannung V bzw. an den gemeinsamen Verbindungspunkt 39 angeschlossen. Die Drain-Elektrode 46 des als Schaltmittel dienenden zehnten Feldeffekttransistors 41 ist mit dem gemeinsamen Verbindungspunkt 39 verbunden, seine Source-Elektrode 47 ist geerdet und seine Gate-Elektrode 48 ist vor der Steuerungsschaltung 1 an die Eingangsklemme 9 geschaltet.
Der neunte und der zehnte Feldeffekttransistor 40 bzw. 41 sprechen in Kombination mit den sechsten und siebten Feldeffekttransistoren 28 und 29, die von den ersteren durch den achten Feldeffekttransistor 37 getrennt sind, auf das Eingangssignal während der Phase Φ3 des Taktsignals an. Das Eingangssignal ist in bezug auf den gemeinsamen Verbindungspunkt 27 zweimal umgekehrt. Für die In Fig. 1 dargestellte Mehrphasenfeldeffekttransistorschaltung entspricht der logische Schaltzustand »1« ungefähr dem Wert der Speisespannung. Feldeffekttransistoren mit hohem Schwellenwert können einen Schwellenspannungsverlust von 6 Volt haben. Der logische Schaltzustand »0« entspricht dem Erdpotential.
Die Beziehung der Phasen des Taktsignals ist in Fi g. 3 gezeigt. Obwohl in Fig. 1 zwei Phasen Φ3 und Φ4 des periodischen Taktsignals gezeigt sind, ist zu beachten, daß zwecks Erzielung einer konstanten Ausgangsspannung ein bestimmtes Zeitintervall verstreichen muß, bevor der Ausgang geändert werden kann. Dieser Intervall wird von den Phasen Φ\ und Φ2 des Vierphasentaktsignals dargestellt.
Die Arbeitsweise der Mehrphasenfeldeffekttransistor-Steuerungsschaltung gemäß Fig. 1, die nun anhand letzterer sowie der Fig. 3 erläutert wird, ist derart, daß ein am Eingang den logischen Schaltzustand »1« darstellendes Signal am Ausgang nicht umgekehrt wird, d. h. am Ausgang herrscht dann ebenfalls der logische Schaltzustand »1«.
Während der Phase Φ3 des Taktsignals wird der logische Schaltzustand an der Eingangsklemme 9 ausgewertet. Liegt der logische Schaltzustand »1« an der Eingangsklemme 1 vor, so ist der gemeinsame Verbindungspunkt 39 geerdet, da der das Schaltmittel bildende zehnte Feldeffekttransistor 41 in bezug auf den neunten Feldeffekttransistor 40 leitend ist. ist der gemeinsame Verbindungspunkt 39 geerdet, trifft dies auch für die Gate-Elektrode 35 des sechsten Feldeffekttransistors 28 zu, da der achte Feldeffekttransistor 37 während der Phase Φ3 des periodischen Taktsignals leitend ist.
Wenn die Gate-Elektrode 35 des sechsten Feldeffekttransistors 28 geerdet ist, bleibt dieser ausgeschaltet und am gemeinsamen Verbindungspunkt liegt dann ungefähr die Speisespannung minus einem Schwellenspannungsabfall am siebten Feldeffekttransistor 29 an, der während der Phase <P3 des Taktsignals schaltet. Gleichzeitig schaltet der erste Feldeffekttransistor 4 und an der Ausgangsklemme 3 liegt dann ungefähr die Speisespannung minus der Summe aus dem Schwellenspannungsabfall am siebten Feldeffekttransistor 29 und dem Schwellenspannungsabfall am ersten Feldeffekttransistor 4 an.
Zugleich wird während der Phase <P} des Taktsignals der dritte Feldeffekttransistor 16 und damit der vierte Feldeffekttransistor 17 in den leitenden Zustand versetzt. Da jedoch im Gegensatz zur Phase Φ3 während der Phase Φ4 des Taktsignals der logische Schaltzustand »0« herrscht, ist der gemeinsame Verbindungspunkt 20 geerdet, so daß der erste Kondensator 21 ungefähr auf das Spannungsniveau V minus einem Schwellenspannungsabfall aufgeladen wird. In ähnlicher Weise wird der fünfte Feldeffekttransistor 12 in den leitenden Zustand versetzt, so daß am Verbindungspunkt 11 das Spannungsniveau V reduziert um den Schwellenspannungsabfall im fünften Feldeffekttransistor 12 liegt. Der zweite Kondensator 22 wird folglich auf das Spannungsniveau V minus den Schwellenspannungsabfall aufgeladen. Der Abscha!t-Fe!de!'fekttranss!S'.or 10 ist ausgeschaltet, da die Spannung an seiner Gate-Elektrode die Spannung an seiner Source-Elektrode nicht um mindestens einen Schwellenwert übersteigt.
Am Ende der Phase Φ, des Taktsignals wird In der unmittelbar folgenden Phase Φ4 des nachfolgenden Taktzyklus der logische Schaltzustand »1« wirksam. Der vierte Feldeffekttransistor 17 wird von der Spannung beaufschlagt, die im ersten Kondensator 21 gespeichert ist, wodurch an den Verbindungspunkt 20 das während der Phase Φ4 herrschende Spannungsniveau gelegt wird, das ungefähr gleich dem Spannungsniveau V minus dem Schwellenspannungsabfall im vierten Feldeffekttransistor 17 ist. Der Spannungszuwachs am zuvor geerdeten Verbindungspunkt 20 bewirkt sofort eine Zusatzspannung an der Gate-Elektrode 23 des vierten Feldeffekttransistors 17 sowie über den zweiten Kondensator 22 am gemeinsamen Verbindungspunkt 11.
Die Spannungserhöhung an der Gate-Elektrode 23 des vierten Feldeffekttransistors 17 vergrößert wesentlich dassen Leitfähigkeit, so daß die Spannung an dem Verbindungspunkt 20 auf das Spannungsniveau während der Phase Φ4 des Taktsignals anwächst. Die Spannung am Verbindungspunkt 11 erhöht sich ebenfalls um einen äquivalenten Wert.
Infolge der Spannungserhöhung am Verbindungspunkt il wird der Abschall-Feldeffektlransistor 10 eingeschaltet, um die Zusatzspannung an die Gate-Elektrode 7 des ersten Feldeffekttransistors 4 zu liefern, dessen Leitfähigkeit sich dadurch wesentlich erhöht. Auf diese Weise wird die Wirkung des Spannungsabfalls am ersten Feldeffekttransistor 4 wesentlich vermindert, wodurch die Gleichspannung an der Gleichstromlast 2 zunimmt. Das Spannungsniveau V wird zwischen den Impedanzen des ersten Feldeffekttransistors 4 und de Gleichstromlast 2 geteilt. Jedoch ergibt sich durch die wesentliche Vergrößerung der Leitfähigkeit des ersten Feldeffekttransistors 4 an ihm ein verhältnismäßig kleinerer Spannungsabfall.
Wenn beispielsweise angenommen wird, daß die Takt- und Speisespannung ungefähr gleich 25 Volt sind, könnte die Spannung an der Gate-Elektrode des ersten Feldeffekttransistors 4 auf ungefähr 35 Volt erhöht werden. Für solche Spannungswerte würde die Ausgangsgleichspannung an der Ausgangsklemme 3 ungefährt 20 Volt betragen.
Wenn weiterhin z. B. ein Widerstand 51 der Gleichstromlast 2 von 20 kil und ein Kondensator 52 letzterer von ungefähr 200 pF vorgesehen sind, kann die Schaltung eine Gleichspannung von ungefähr 20 Volt für die angenommenen Spannungswerte und einen Laststrom von 1 mA für einen relativ langen Zeitraum zu liefern.
Der erste Kondensator 21 sollte relativ zur Kapazität der Gate-Elektrode 23 des vierten Feldeffekttransistors 17 groß sein, so daß die Spannung während der Phase Φ4 augenblicklich mit ihrem Beginn zur Gate-Elektrode 23 des vierten Feldeffekttransistors 17 rückgekoppelt wird. Die unverzügliche Rückkopplung der Spannung ist notwendig, um die Leitfähigkeit des vierten Feldeffekttransistors 17 und somit den Verstärkungseffekt am gemeinsamen Verbindungspunkt 11 zu erhöhen.
Am Ende der Phase Φ4 des periodischen Taktsignals ist der Verbindungspunkt 20 über den vierten Feldeffekttransistor 17 wiederum geerdet, und die erhöhte Spannung am zweiten Kondensator 22 ist aufgebaut. Infolge hiervon wird der Abschalt-Feldeffekttransistor 10 abgeschaltet, um die Zusatzspannung von der Gate-Elektrode 7 des ersten Feldeffekttransistors 4 abzuschalten. Wie aus Fig. 3 hervorgeht, folgt auf die Phase Φ4 die Phase Φ; des Taktsignals,
Während der Phase Φ, sind außerdem der dritte Feldeffekttransistor 16, der sechste Feldeffekttransistor 28 und der siebte Feldeffekttransistor 29 ausgeschaltet.
Im normalen Fall sind die Lastbedingungen vorbestimml, so daß ein Laststrom lediglich während der Phasen Φ, und Φ2 erforderlich ist. Wenn ζ isätzliche Zeitbedingungen an den Gleichstromausgang gestellt werden, kann es notwendig sein, das Intervall zwischen den Phasen des Taktzyklus zu verringern. Alternativ könnten zusätzliche Phasen erforderlichenfalls hinzugefügt werden, um die Ausgangsgleichspannung an der Ausgangsklemme 3 für einen vorbestimmten Zeitraum aufrechtzuerhalten.
Wird angenommen, daß sich an der Eingangsklemme 9 der logische Schaltzustand »1« in den logischen Schaltzustand »0« während der Phase Φ2 des folgenden Taktzyklus ändert, so bleibt der als Schaltmittel dienende zehnte Feldeffekttransistor 41 während der Phase Φ, ausgeschaltet, und der gemeinsame Verbindungspunkt 39 wird ungefähr auf das Bezugsspannungsniveau V angehoben. Der sechste Feldeffekttransistor 28 wird in den leitenden Zustand versetzt, um den gemeinsamen Verbindungspunkt 27 ungefähr auf Erdpotential zu bringen. Der sechste und der siebte Feldeffekttransistor 29 und 28 werden dann in ein solches Verhältnis zueinander gesetzt, daß im wesentlichen das gesamte Spannungsniveau V am siebten Feldeffekttransistor 29 für die angenommene Eingangsbedingung abfällt.
Da unter obiger Bedingung der Verbindungspunkt 27 geerdet ist, liegt die Gate-Elektrode 7 des ersten Feldeffekttransistors 4 ebenfalls an Erde und letzterer bleibt im nichtleitenden Zustand. An der Ausgangsklemme 3 tritt dann zu Beginn der Phase Φ3 ein Gleichspannungsniveau auf, das den logischen Schaltzustand «1» darstellt. Die genaue Änderung und erforderliche Zeit hängt von den I asthedingungen ab.
Wenn keine Änderung am Eingang während der nachfolgenden Phase Φ3 eintritt, bleibt die Spannung an der Gate-Elektrode 7 des ersten Feldeffekttransistors 4 auf dem Wort, der von dem vorhergehenden Taktzyklus gespeichert worden ist. Die Einrichtung 8 erzeugt dann wieder eine Zusatzspannung für die Gate-Elektrode 7 des ersten Feldeffekttransistors 4 während der Phase Φ4 zum Ersetzen der Ladung, die von der Gate-Elektrode 7 während der Phasen Φ, und Φ2 abgeflossen sein kann. Der Betrag, um den sich die Spannung an der Gate-Elektrode 7 von einem Taktzyklus zum nächsten ändert, ist eine Funktion einer besonderen Schaltung. Das Abfließen aufgrund von PN-Übergängen, Oxyddielektrika und -oberflächen usw. kann sich als Funktion der Schaltungsanordnung, der Art des verwendeten Materials und anderer herkömmlicher Faktoren ändern.
Fig. 2 veranschaulicht eine andere Ausführungsform der erflndungsgemäßen Mehrphasenfeldeffekttransistor-Steuerschaltung In Abwandlung der Fig. 1. Ein zweiter Feldeffekttransistor 53 Ist zusätzlich zwischen die Ausgangsklemme 3 und Erde geschaltet. Die Source-Elektrode 54 des zweiten Feldeffekttransistors 53 ist geerdet, um für einen logischen Schaltzustand »0« zu sorgen, wenn an der Eingangskiemime 9 ein logischer Schaltzustand »0« herrscht. Die Drain-Elektrode 55 des zweiten Feldeffekttransistors 53 ist mit der Ausgangsklemme 3 und mit der Source-Elektrode 6 des ersten Feldeffekttransistors 4 verbunden. Ein Widerstand 57 Ist zwischen die Speisespannung V und die Ausgangsklemme 3 geschaltet, wobei die gebildete Gleichstromlast vom zweiten Feldeffekttransistor 53 beaufschlagt wird.
Die Arbeitsweise der erfirsdiingsgernäßen iViehrphasenfeldeflekttransistor-Steuerschaltung gemäß Fig. 2 zur Erzeugung eines den logischen Schaltzustand »1« darstellenden Gleichspannungsniveaus, das ungefähr dem Gleichspannungsniveau V ist, ist im wesentlichen gleich der in Verbindung mit Fig. 1 beschriebenen Arbeltsweise. Nachfolgend wird daher nur die Arbeitsweise der Schaltung zur Erzeugung des logischen Schaltzustandes »0« an der Ausgangsklemme 3 beschrieben.
Herrscht an der Eingangsklemme 9 der logische Schaltzustand »1«, so liegt die Gate-Elektrode 35 des siebten Feldeffekttransistors Ü8 an Erde. Infolge hiervon ist die Gate-Elektrode 56 des zweiten Feldeffekttransistors 53 ebenfalls geerdet, so daß letzterer ausgeschaltet ist. An der Ausgangsklemme 3 herrscht, wie obenl erwähnt, ebenfalls der logische Schaltzustand »1«, wennl an der Eingangsklemme 3 die den logischen Schaltzu-| stand »1« darstellende Spannung Hegt.
Herrscht an der Eingangsklemme 9 der logische I Schaltzustand »0« gemäß Fig. 3 während der Phase Φ2 \ des zweiten Taktzyklus, so Ist jedoch während der Phase Φ3 der das Schaltmittel darstellende zehnte Feldeffekttransistor 41 ausgeschaltet, so daß an der Gate-Elektrode
to 35 und an der Gate-Elektrode 56 des siebten Feldeffekttransistors 28 bzw. des zweiten Feldeffekttransistors 53 ungefähr das Spannungsniveau V liegt. Der zweite Feldeffekttransistor 53 wird deshalb eingeschaltet, um die Ausgangsklemme 3 auf Erdspannungsniveau zu bringen, das an seiner Source-Elektrode 54 auftritt. Strom wird durch den Widerstand 57 zugeführt.
Das Erdspannungsniveau, das den logischen Schaltzustand »0« darstellt, wird wenigstens während der aufeinanderfolgenden Phasen Φ, und Φ2 des Taktsignals aufrechterhalten. Wenn sich der Eingang bei Auswertung während der folgenden Phase Φ} des Taktsignals nicht ändert, bleibt am Ausgang der logische Schaltzustand erhalten.
Wie aus Flg. 3 ablesbar ist, tritt die Phase Φχ des Taktsignals in Intervallen auf, die durch die Phasen Φ2, Φ] und Φ4 getrennt sind. Auf ähnliche Weise wiederholt sich die Phase Φ2 in Intervallen, die durch die Phasen Φ], Φί, und Φ\ getrennt sind.
Hierzu 3 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Mehrphasenfeldeffekttransistor-Steuerungsschaltung mit zwei logischen Schaltzuständen für eine Gleichstromlast mit einer eine Zusatzspannung als Funktion eines periodischen, einen Teil eines Mehrphasentaktsignalzyklus bildenden Taktsignals liefernden Einrichtung mit mehreren Feldeffekttransir oren, durch die die Zusatzspannung zu- und abschaltbar ist, dadurch gekennzeichnet, daß ein erster Feldeffekttransistor (4) zwischen die Gleichstromlast (2) und ein erstes Spannungsniveau (V) geschaltet ist, das eine Gleichspannung an der Gleichstromlast anlegt, daß die Zusatzspannung der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) während einer Phase Φ4 des periodischen Taktsignals von der Einrichtung (8) zuschaitbar und von der Gate-Elektrode (7) mindestens während der Phase Φ3 des periodischen Taktsignals, die unmittelbar der Phase Φ4 des periodischen Taktsignals des nachfolgenden Taktzyklus vorausgeht, abschaltbar ist, daß die Einrichtung (8) eine auf ein Eingangssignal ansprechende Anordnung (60) aufweist, durch die die an der Gate-Elektrode (7) liegende Spannung während der Phase Φ3 des periodisehen Taktsignals änderbar ist, wenn das Eingangssignal sich nach der Phase Φ4 des periodischen Taktsignals geändert hat, daß ein zweiter Feldeffekttransistor (53) zwischen die G!!eichstromlast (2) und ein zweites Spannungsniveau geschaltet ist und mit seiner Gate-Elektrode (56) mit der Anordnung (60) verbunden ist, wobei das erste Spannungsniveau (V) den ersten logischen Zustand und das zweite Spannungsniveau den zweiten logischen Zustand darstellen und wobei zur Vermeidung des gleichzeitig leitenden Zustandes des ersten und des zweiten Feldeffekttransistors (4 und 53) d<e Gate-Elektrode (56) des zweiten Feldeffekttransistors (53) von der Anordnung (60) mit einer Spannung als Funktion des Eingangssignals beaufschlagbar ist, die von der Spannung an der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) verschieden ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Anordnung (60) ein Schaltelement (41) derart aufweist, daß das Eingangssignal zweimal umkehrbar ist, wobei das einmal umgekehrte Eingangssignal an die Gate-Elektrode (56) des zweiten Feldeffekttransistors (53) anlegbar ist.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einrichtung (8) einen dritten Feldeffekttransistor (16) sowie einen ersten und einen zweiten Kondensator (21 und 22) aufweist, daß der dritte Feldeffekttransistor (16) auf einen logischen Zustand des Eingangssignals während der Phase Φ3 zum Aufladen des ersten und des zweiten Kondensators (21 und 22) auf ein bestimmtes Spannungsniveau sowie während der Phase ΦΛ zur Erhöhung der an den Kondensatoren (21 und 22) liegenden Spannung anspricht, wenn diese vorher bis auf das bestimmte Spannungsniveau in Abhängigkeit von dem ersten logischen Zustand des Eingangssignals aufgeladen worden sind, und daß diie Einrichtung (8) einen Abschalt-Feldeffekttransistor (10) aufweist, der zwischen den zweiten Kondensator (22) und die Gate-Elektrode (7) des ersten Feldeffekttransistors (4) geschaltet 1st, so daß die erhöhte Spannung am zweiten Kondensator (22) an diese Gate-Elektrode (7) anlegbar ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Elektrode des Abschalt-Feldeffekttransistors (10) und eine seiner Hauptelektroden mit dem zweiten Kondensator (22) und seine andere Hauptelektrode mit der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) verbunden sind, und daß dem dritten Feldeffekttransistor (16.) ein vierter Feldeffekttransistor (17) zum Ableiten der Zusatzspannung an den Kondensatoren am Ende der Phase φ, zugeordnet ist, wobei durch die Differenz der Spannung an der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) und der Spannung an dem zweiten Kondensator (22) am Ende der Phase Φ4 der Abschaltfeldeffekttransistor (10) ausschaltbar und die Gate-Elektrode (7) des ersten Feldeffekttransistors (4) vom dritten Feldeffekttransistor (16) abschaltbar ist.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung (8) zusätzlich einen vierten und einen fünften Feldeffekttransistor (17, 12) umfaßt, wobei der dritte Feldeffekttransistor (16) in Reihe zwischen die Anordnung (28) und die Gate-Elektrode (23) des vierten Feldeffekttransistors (17) und der erste Kondensator (21) zwischen die Gate-Elektrode (23) des vierten Feldeffekttransistors (17) und eine seiner Hauptelektroden (19) geschaltet sind, daß die andere Hauptelektrode (18) des vierten Feldeffekttransistors (17) während der Phase Φ4 beaufschlagt ist, daß der zweite Kondensator (22) zwischen die eine Hauptelektrode (19) des vierten Feldeffekttransistors (17) und einen gemeinsamen Verbindungspunkt (11) der Gate-Elektrode des Abschalt-Feldeffekttransistors (10) und einer seiner Hauptelektroden geschaltet ist, daß die Gate-Elektrode (26) des dritten Feldeffekttransistors (16) während der Phase <P} beaufschlagt ist, wobei der vierte Feldeffekttransistor (17) und der erste Kondensator (21) von der Anordnung (60) und von der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) nach Ablauf der Phase Φ4 abschaltbar sind, und daß der fünfte Feldeffekttransistor (12) mit dem gemeinsamen Verbindungspunkt (11) zum Aufladen des zweiten Kondensators
(22) während der Phase Φ4 verbunden ist.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Drain-Elektrode (5) des ersten Feldeffekttransistors (4) mit dem ersten Spannungsniveau (V) und seine Source-Elektrode (6) mit der Gleichstromlast (2) verbunden sind, daß der Abschalt-Feldeffekttransistor (10) und der fünfte Feldeffekttransistor (12) in Reihe zwischen der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) und dem ersten Spannungsniveau (V) geschaltet sind, wobei die Gate-Elektrode des Abschalt-Feldeffekttransistors (10) und eine seiner Hauptelektroden mit dem gemeinsamen Verbindungspunkt (11) und mit einer Hauptelektrode (14) des fünften Feldeffekttransistors (12) verbunden sind, wobei die andere Hauptelektrode des Abschalt-Feldeffekttransistors (10) mit der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) verbunden ist, wobei ferner der dritte Feldeffekttransistor (16) mit einer seiner Hauptelektroden (25) mit der Gate-Elektrode (7) des ersten Feldeffekttransistors (4) verbunden ist, wobei mit der einen Hauptelektrode (24) des dritten Feldeffekttransistors (16) die Gate-Elektrode
(23) des vierten Feldeffekttransistors (17) verbunden ist, wobei der erste Kondensator (21) zwischen eine der Hauptelektroden (19) des vierten Feldeffekttransistors (17) und seine Gate-Elektrode (23) geschaltet Ist und wobei der zweite Kondensator (22) zwischen
diese Hauptelektrode (19) des vierten Feldeffekttransistors (17) und den gemeinsamen Verbindungspunkt (11) geschaltet ist.
Die Erfindung betrifft eine Mehrphasenfeldeffekttransistor-Steuerungsschaltung gemäß dem Oberbegriff des Patentanspruchs 1.
Die Herstellung einer relativ einfachen Feldeffekttransistor-Steuerungsschaltung relativ geringer Größe und geringen Energieverlustes für eine Gleichstromlast hat sich bislang als schwierig erwiesen. Bei herkömmlichen Steuerungsschaltungen wird das Ausgangsspannungsniveau kontinuierlich während eines jeden Taktzyklus wiederhergestellt, und der Ausgang ist im allgemeinen lediglich während des Taktzyklus gut gewährleistet. Gewisse Schaltungsanwendungen erfordern jedoch ein konstantes Ausgangsgleichspannungsniveau ohne die Notwendigkeit, das Spannungsniveau als Funktion eines Taktsignals zu ändern.
Daher wird eine Feldeffekttransistorschaltung bevorzugt, die ein Gleichspannungsniveau erzeugen kann, das eine logische »1« während relativ langer Zeitperioden darstellt. Normalerwelse ist das Gleichspannungsniveau ungefähr gleich dem Speisespannungsniveau für die Schaltung. Die Gleichspannungsniveaus sollten fähig sein, einen relativ hohen Strom zu einer Gleichstromlast fließen zu lassen. Bei einer bekannten Mehrphasenfeldeffekttransistor-Steuerungsschaltung gemäß der e:ngangs erwähnten Art (US-PS 35 24 077) für ein Digitalsystem kommen Feldeffekttransistorkreise in Verbindung mit einer T-Schaltung zum Einsatz, wobei ein Logikschaltkreis ein logisches Ausgangssignal erzeugt und ein Lastkreis einen Lastfeldeffekttransistor und einen Übertragungs-Gate-Feldeffekttransistor aufweist, der Ausgang der T-Scha!tung von einem Mehrphasentaktsignal gesteuert wird und wobei Ladekreise mit Kondensatoren sowie Isolationsschaltkreise vorgesehen sind.
Der Erfindung liegt die Aufgabe zugrunde, eine Mehrphasenfeldeffekttransistor-Steuerungsschaltung gemäß der eingangs genannten Art auszulegen, bei der die Ausgangsgleichspannungsniveaus den Spannungs- und Stromerfordernissen für eine Gleichstromlast entsprechen sollen.
Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Patentanspruchs 1 angegebenen Maßnahme gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Mehrphaseneffekttransistor-Steuerungsschaltung ergeben sich aus den Unteransprüchen. Das Zuschalten der Zusatzspannung an die Gate-Elektrode des ersten Feldeffekttransistors während der Phase Φ4 des periodischen Taktsignals bewirkt eine Reduzierung der Schwellenwertverluste am ersten Feldeffekttransistor und im wesentlichen liegt die ganze Speisespannung parallel zur Gleichstromlast.
Die von der erfindungsgemäßen Mehrphasenfeldeffekttransistor-Steuerungsschaltung erzeugte Ausgangsgleichspannung bleibt wenigstens während der Phasen Φ} und Φ4 des periodischen Taktsignals eines Vierphasentaktzyklus konstant.
Da die Leitfähigkeit des ersten Feldeffekttransistors wesentlich vergrößert ist, kann ein kleinerer Schaltungsaufbau verwendet werden.
Zusätzlich wird durch Reduzieren des Spannungsabfalls am ersten Feldeffekttransistor weniger Energie verbraucht, so daß die Steuerungsschaltung während längerer Zeitperioden in Betrieb gehalten werden kann.
Vorzugswelse finden Metalloxyd-Halbleiter-(MOS)-Feldeffekttransistoren vom P-Typ Verwendung. MOS-Vorrichtungen vom P-Typ können durch Taktsignale negativen Niveaus eingeschaltet werden. Bei solchen Vorrichtungen sind normalerweise die Drain-Elektroden an eine negative Speisespannung angeschlossen oder alternativ sind die Gate- und/oder Drain-Elektroden mit einem Taktsignal verbunden, das zwischen Erde und ίο einer Spannung wechselt, die ungefähr gleich der Speisespannung ist. Es können auch sowohl Vorrichtungen vom N- als auch vom P-Typ und in bestimmten Fällen beide Arten dieser Vorrichtungen in der erfindungsgemäßen Mehrphasenfeldeffekttransistor-Steuerungsschaltung verwendet werden. Bei MOS-Vorrichtungen können SiIi-•'.ium-Gate-Vorrichtungen verwendet werden.
Die erfindungsgemäße Mehrphasenfeldeffekttransistor-Steuerungsschaltung wird nun anhand der Zeichnungen erläutert. In letzteren ist:
Fig. 1 ein Schaltbild einer Ausführungsform einer Mehrphasenfeideffekttransistor-Steuerungsschaltung;
Fig. 2 ein Schaltbild einer Ausführungsform der erfindungsgemäßen Mehrphasenfeldeffekttransistor-Steuerungsschaltung;
Fig. 3 ein Diagramm der Phasen di:s Taktsignals mit Vierphasenzyklus und ein Diagramm der Eingangs- und Ausgangssignale für ausgewählte Eingangsbedingungen. Fig. 1 zeigt ein Schaltbild einer Ausführungsform einer Mehrphasenfeldeffekttransistor-Steuerungsschaitung 1, mit der ein konstantes Ausgangsgleichspannungsnivea'j für eine Gleichstromlast 2 erzielt werden soll. Die Gleichspannung wird von einem ersten Feldeffekttransistor 4 an eine Ausgangsklemme 3 abgegeben, dessen Drain-Elektrode 5 mit einem ersten Spannungsnlveau V und dessen Source-Elektrode 6 mit der Ausgangsklemme 3 verbunden sind.
Die Gate-Elektrode 7 ist mit einer Einrichtung 8 verbunden, die eine Zusatzspannung als Funktion eines periodischen, einen Teil eines Vierphasentaktsignalzyklus bildenden Taktsignals, das an einer Klemme 9 auftritt, an die Gate-Elektrode 7 liefert. Die Einrichtung 8 umfaßt einen Abschalt-Feldeffekttransistor 10, dessen Gate-Elektrode und Drain-Elektrode mit einem gemeinsamen Verbindungspunkt 11 verbunden sind und dessen Source-Eltktrode mit der Gate-Elektrode 7 des ersten Feldeffekttransistors 4 verbunden ist. Ein fünfter Feldeffekttransistor 12 ist in Reihe zwischen das Spannungsniveau V und den gemeinsamen Verbindungspunkt 11 geschaltet. Die Drain-Elektrode 13 des fünften FeIdeffekttransistors 12 liegt an dem Spannungsniveau V und die Source-Elektrode 14 Ist mit dem gemeinsamen Verbindungspunkt 11 verbunden. Die Gate-Elektrode 15 des fünften Feldeffekttransistors 12 wird während der Phase <Z>3 des periodischen Taktsignals gespeisc. Die Einrichtung 8 umfaßt weiter eine Reihenschaltung eines dritten Feldeffekttransistors 16 und eines vierten Feldeffekttransistors 17 sowie einen ersten und einen zweiten Kondensator 21 bzw. 22, wobei die Drain-Elektrode 18 des vierten Feldeffekttransistors 17 während einer Phase Φ4 des Taktsignals beaufschlagt wird und seine Source-Elektrode 19 an einen gemeinsamen Verbindungspunkt 20 zwischen dem ersten und dem zweiten Kondensator 21 bzw. 22 angeschlossen Ist. Der zweite Kondensator 22 Ist zwischen den gemeinsamen Verbindungspunkt U und den gemeinsamen Verbindungspunkt 20 geschaltet. Der erste Kondensator 21 liegt zwischen dem gemeinsamen Verbindungspunkt 20 und der Gate-Elektrode 23 des vierten Feldeffekttransistors 17. Die
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3774055A (en) * 1972-01-24 1973-11-20 Nat Semiconductor Corp Clocked bootstrap inverter circuit
JPS5937614B2 (ja) * 1972-07-21 1984-09-11 株式会社日立製作所 絶縁ゲ−ト型トランジスタを用いたブ−トスラツプ回路
JPS4971860A (de) * 1972-11-10 1974-07-11
US3769528A (en) * 1972-12-27 1973-10-30 Ibm Low power fet driver circuit
US3806738A (en) * 1972-12-29 1974-04-23 Ibm Field effect transistor push-pull driver
NL7409101A (nl) * 1973-07-18 1975-01-21 Intel Corp Mos besturingsschakeling.
US4045684A (en) * 1976-01-19 1977-08-30 Hewlett-Packard Company Information transfer bus circuit with signal loss compensation
US4042833A (en) * 1976-08-25 1977-08-16 Rockwell International Corporation In-between phase clamping circuit to reduce the effects of positive noise
US4063117A (en) * 1977-01-07 1977-12-13 National Semiconductor Corporation Circuit for increasing the output current in MOS transistors
JPS5693422A (en) * 1979-12-05 1981-07-29 Fujitsu Ltd Level-up circuit
NL8003519A (nl) * 1980-06-18 1982-01-18 Philips Nv Lekstroomcompensatie voor dynamische mos logica.
JPS5846178B2 (ja) * 1980-12-03 1983-10-14 富士通株式会社 半導体装置
DE3105147A1 (de) * 1981-02-12 1982-09-09 Siemens AG, 1000 Berlin und 8000 München Integrierte digitale halbleiterschaltung
US4636706A (en) * 1985-09-12 1987-01-13 General Motors Corporation Generator voltage regulating system
US4636705A (en) * 1986-01-13 1987-01-13 General Motors Corporation Switching circuit utilizing a field effect transistor
US5646557A (en) * 1995-07-31 1997-07-08 International Business Machines Corporation Data processing system and method for improving performance of domino-type logic using multiphase clocks
JP3698550B2 (ja) * 1998-07-02 2005-09-21 富士通株式会社 ブースト回路及びこれを用いた半導体装置
US10566892B1 (en) * 2019-02-06 2020-02-18 Dialog Semiconductor (Uk) Limited Power stage overdrive extender for area optimization and operation at low supply voltage

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1127687A (en) * 1965-12-13 1968-09-18 Rca Corp Logic circuitry
US3275996A (en) * 1965-12-30 1966-09-27 Rca Corp Driver-sense circuit arrangement
US3573498A (en) * 1967-11-24 1971-04-06 Rca Corp Counter or shift register stage having both static and dynamic storage circuits
US3524077A (en) * 1968-02-28 1970-08-11 Rca Corp Translating information with multi-phase clock signals

Also Published As

Publication number Publication date
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GB1315632A (en) 1973-05-02
US3646369A (en) 1972-02-29
CA937303A (en) 1973-11-20
DE2143093A1 (de) 1972-03-02
FR2107080A5 (de) 1972-05-05

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