DE3643546C2 - - Google Patents
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Description
Die Erfindung betrifft eine innere Potentialerzeugungsschaltung
nach dem Oberbegriff des Patentanspruches 1.
Fig. 1 zeigt ein Schaltbild einer konventionellen inneren
Potentialerzeugungsschaltung. Bezugnehmend auf Fig. 1, wird ein
Potential an einem Spannungsversorgungsanschluß 1 (verbunden
mit einer externen Spannungsversorgung, die nicht gezeigt ist)
und ein Potential an Masse 2 auf VDD bzw. 0 Volt
gehalten. Eine Pulserzeugungsschaltung 3 dient als Spannungsversorgung
und weist eine
oszillierende Ringschaltung unter Benutzung, z. B. eines
MOS-Feldeffekttransistors (im folgenden MOS-FET genannt)
auf. Ein Ausgangsanschluß der Spannungsversorgung 3 ist
mit einem Anschluß eines Koppelkondensators 5 an einem
Punkt 4 verbunden. Der anderen Anschluß des
Koppelkondensators 5 ist mit dem Drain und dem Gate eines
Entladungs-MOS FET 7 an einem Punkt 6 verbunden. Die
Source des Entladungs-MOS FET 7 ist mit der Masse 2 verbunden.
Die andere Elektrode des Koppelkondensators 5 ist ebenfalls mit
der Source eines aufladenden MOS-FET 8
am Punkt 6 verbunden. Der Drain und das Gate des aufladenden MOS-FET
8 sind mit einem Substratpotentialausgangsanschluß 9
verbunden. Der Substratpotentialausgangsanschluß 9 ist mit
einem Halbleitersubstrat einer Halbleitereinrichtung (nicht
gezeigt, z. B. ein dynamischer Direktzugriffsspeicher)
verbunden. Ein parasitärer Kondensator 10 tritt dabei zwischen dem
Substratpotentialausgangsanschluß 9 und der Masse 2 auf. Der
Koppelkondensator 5, der entladende MOS-FET 7 und der
aufladende MOS-FET 8 bilden die Potentialerzeugungsschaltung 11.
Im folgenden wird die Tätigkeit der oben beschriebenen
konventionellen inneren Potentialerzeugerschaltung beschrieben.
Zum Zwecke der Vereinfachung der Erklärung wird angenommen, daß
die Pulserzeugungsschaltung 3 eine komplementäre MOS-FET-
Schaltung (im folgenden als CMOS-Schaltung benannt) aufweist
und daß das Ausgangssignal dieser Schaltung ein Rechteckpuls
ist, der ausreichend zwischen den Potentialen VDD und 0 Volt
an dem Spannungsversorgungsanschluß 1 bzw. der Masse 2 angeregt
ist, wobei die benötigte Zeit zum Steigen und Fallen des
Rechteckpulses im Vergleich zu der Taktzeit des
Ausgangssignales vernachlässigbar sein. Die MOS-FETs 7 und 8
sind N-Kanal-MOS-FETs und ihre Schwellspannung VTH ist zu
0 Volt angenommen.
Fig. 2 zeigt bei (a), (b) und (c) die Potentiale V4, V6 und V9 an
den Verbindungspunkten 4 bzw. 6 bzw. dem Substratpotentialausgangsanschluß
9 in einem Übergangszustand bei dem "n"-ten
Zyklus des Pulssignales nach Einschalten der externen
Spannungsversorgung in dem oben angezeigten Fall. Es sei
angenommen, daß die Bedingung V4=0 Volt und
V6=V9=V(n-1)<0 Volt unmittelbar vor dem Zeitpunkt t(n)0
gegeben seien, dann wird V4=VDD zu dem Zeitpunkt t(n)0, und
da die Impedanz des Kondensators 5 kleiner als die
Impedanz der MOS-FETs 7 und 8 ist, wird V6 um VDD so erhöht,
daß die Bedingung V6=VDD-V(n-1)<0 erfüllt wird. Da im
Falle von V6<0 der MOS-FET 7 eingeschaltet wird und der MOS-FET
8 abgeschaltet wird, wird das Potential V6=0 zu dem
Zeitpunkt t(n)1, wenn die Zeit, die in etwa gleich der durch
den Kondensator 5 und dem MOS-FET 7 definierten Zeitkonstante
ist, abgelaufen ist, und V6=0 wird aufrechterhalten bis zu
dem Zeitpunkt t(n)2, wenn das Potential das nächste Mal sich
ändert. Da der MOS-FET 8 während der Zeitdauer des V6=0
abgeschaltet ist, unterliegt das Potential V9 keinerlei
Änderung, und V9=V(n-1) wird aufrechterhalten. Wenn das
Potential V4=0 wird zu dem Zeitpunkt t(n)2, wird das Potential
V6 gegeben durch die Gleichung V6=-VDD<0 Volt aus den
gleichen Gründen, wie oben für den Fall zu dem Zeitpunkt t(n)0
beschrieben wurde. Zu dem Zeitpunkt t(n)2 jedoch ist der MOS-FET 7
abgeschaltet und der MOS-FET 8 eingeschaltet,
entgegengesetzt zu dem oben beschriebenen Fall. Folglich wird
vor dem Zeitpunkt t(n)3, der durch einen Ablauf einer Zeit
erreicht wird, die in etwa gleich der Zeitkonstanten ist, die
durch die Kondensatoren 5 und 10 und den MOS-FET 8 definiert
wird, die Potentiale V6=-VDD und V9=V(n-1) in V6=V9=
V(n)=V(n-1)-ΔV(n)<0 geändert und die Bedingung V6=V9=V(n)
wird aufrechterhalten bis zu dem Zeitpunkt t(n+1)0, wenn
V4 als nächstes sich ändert. Unter der Annahme, daß die
Kapazitäten der Kondensatoren 5 und 10 gleich C5 und C10
sind,
gilt:
(C5+C10) V(n)= -C5 VDD+C10 V(n-1).
Diese Gleichung kann wie folgt umgeformt werden:
(C5+C10) V(n)+VDD)=C10 (V(n-1)+VDD).
Falls V(0)=0 eingesetzt wird, wird die folgende Gleichung
erhalten:
V(n)=-VDD [1-{C10/(C10+C5)}n]. (1)
Da C10/(C10+C5)<1, sieht man, daß wenn n steigt, V(n) sich
dem Wert -VDD nähert.
Die Gleichung (1) ist für den Fall abgeleitet, daß die
Schwellspannung VTH der MOS-FETs 7 und 8 gleich 0 ist. Wenn
jedoch Transistoren vom Anreicherungstyp mit VTH<0 Volt als
MOS-FETs 7 und 8 benutzt werden, wird das Potential V6 gleich
VTH zu der oben bezeichneten Zeit t(n)1, wenn der MOS-FET 7 im
EIN-Zustand abschaltet, und entsprechend wird das Potential
V9 gleich V6+VTH zu der Zeit t(n)3, wenn der MOS-FET 8 in dem
EIN-Zustand abschaltet. Somit wird in dem Fall der MOS-FETs vom
Anreicherungstyp die folgende Gleichung für V9 in Bezug auf
V9(n) erhalten, die der Gleichung (1) entspricht:
V9(n)=-(VDD-2VTH) [1-{C10/(C10+C5)}n]. (2)
Unter der Beachtung, daß die Zeit, die es betrifft, durch
Multiplikation des oben ausgewiesenen n mit dem Wert des
Zyklusses des Pulssignals, kann aus Gleichung (2) gesehen
werden, daß, wenn das Spannungsversorgung V1 zu dem Zeitpunkt
t0 zum Erreichen von VDD, wie es durch (a) in Fig. 3 gezeigt
ist, eingeschaltet wird, das Potential V9(VSUB) des
Substratpotentialausgangsanschlusses 9 beginnt, sich von 0 Volt
zu dem Zeitpunkt t0 zu verringern, und es erreicht
-(VDD-2VTH) zu dem Zeitpunkt t1, wie es durch (b) in Fig. 3
gezeigt ist.
Die konventionelle innere Potentialerzeugungsschaltung erzeugt
aufgrund des obigen Prinzipes intern ein negatives Potential in
dem Substrat gleich -(VDD-2VTH).
Die oben beschriebene konventionelle innere
Potentialerzeugungsschaltung weist jedoch
Probleme wie z. B. ein Verlust an elektrischer Leistung
auf.
In einem dynamischen Direktzugriffsspeicher (im folgenden als
dynamischer RAM bezeichnet), für den die oben beschriebene
Schaltung im allgemeinen angewandt wird, gibt es eine große
Differenz des Substratströme,
je nachdem, ob der dynamische RAM in einem
Betriebszustand wie Lesen, Schreiben oder Auffrischen ist, oder
ob er in einem Wartezustand ist. Im Fall eines kürzlich
entwickelten 256K-bit oder 1M-bit dynamischen RAM beträgt der
Strom des Substrates im Betriebszustand einige 10 µ A und der
Strom des Substrates in dem Wartezustand beträgt einige 10 pA.
Da jedoch die konventionelle innere
Potentialerzeugungsschaltung für die Tätigkeit mit
einem hohen Strom ausgelegt ist in dem Substrat, tritt das Problem auf, daß
der Verbrauch an elektrischer Leistung im
Wartezustand erhöht ist. Dies soll im folgenden kurz erklärt
werden.
Obwohl in der obigen Beschreibung in Verbindung mit Fig. 1 die
Existens des parasitären Kondensators 12 zwischen dem Gate des
entladenden MOS-FET 7 und der Masse im allgemeinen vernachlässigt werden kann,
wird er zu einem Problem im
Wartezustand. Ohne parasitären
Kondensator 12 nehmen die
Potentiale V9(VSUB) und V6 die Werte -(VDD-2VTH) bzw. -(VDD-
VTH) an, und folglich werden beide MOS-FETs 7 und 8 abgeschaltet.
Damit wird der Verbindungspunkt 6 als ein Ende des
Koppelkondensators 5 in einen freischwebenden Zustand gebracht,
wodurch kein ladender oder entladender Strom in dem
Kondensator 5 fließt damit kein Verbrauch an elektrischer
Leistung auftritt. Mit dem parasitären Kondensator 12
fließt ein ladender oder entladender Strom
durch den Kondensator 5 und ein
Verbrauch von elektrischer Leistung tritt auf. Der parasitäre
Kondensator 12 wird durch eine Verarmungsschicht 13 zwischen
dem Kanal 5y und dem Substrat 9a gebildet, wie es z. B. in Fig. 4
gezeigt ist, wenn der Koppelkondensator 5 durch einen
MOS-Kanalkondensator gebildet wird, wobei die Gate-Elektrode 5x
und der Kanal 5y mit dem Verbindungspunkt 4 bzw. dem
Verbindungspunkt 6 verbunden sind. Der in Fig. 4 gezeigte
Koppelkondensator 5 weist eine dünne Gateisolationsschicht 14
und einen n⁺-Diffusionsbereich 15 zum Erzielen einer Elektrode
von dem Kanal 5y auf. Obwohl der parasitäre Kondensator 12 in
Fig. 4 mit dem Substrat 9a verbunden ist, nämlich dem
Substratpotentialausgangsanschluß 9, ist das Potential des
Substrates 9a praktisch konstant, und diese Anordnung ist
gleich einer Anordnung, wie sie von der Wechselspannung gesehen
wird, bei der der parasitäre Kondensator 12 mit der Masse 2
verbunden ist. Wenn ein Vergleich zwischen den Kapazitätswerten
pro Einheitsfläche zwischen der Gate-Elektrode 5x und dem
Substrat 9a bzw. dem Kanal 5y durchgeführt wird, beträgt die
Kapazität pro Einheitsfläche des Substrates 9a ungefähr
1/10 des der Gate-Elektrode 5x und folglich beträgt der
Kapazitätswert des parasitären Kondensators ungefähr 1/10 von
dem des Koppelkondensators 5. Da der Kapazitätswert des
Koppelkondensators bis 100 pF im Fall eines 1M-Bit
dynamischen RAMs annehmen kann, wird ein 1/10 davon
ein nicht mehr vernachlässigbarer Wert.
Aus dem Konferenzbericht "A 20ns Static Column 1Mb DRAM in CMOS Technology", der Intern. Solid-State Circuits Conf.
1985/Friday, February 15, 1985/East Ballroom ist es bekannt,
die Spannungsversorgung für die Substratvorspannung VSUB
eines Halbleitersubstrates so auszubilden, daß im Betriebs-
bzw. Ruhezustand der Halbleitereinrichtung unterschiedliche
Spannungsversorgungen die Vorspannung liefern und so den
Energieverbrauch niedrig halten (Fig. 6). Zu diesem Zweck
ist vorgesehen, daß zwei pulserzeugende Spannungsversorgungen
in Form von Ringoszillatoren mit nachgeschalteten Potentialerzeugungsschaltungen
für die Substratvorspannung ausgebildet
sind. Die eine Spannungsversorgung arbeitet dabei kontinuierlich
mit niedrigem "Standby"-Stromverbrauch. Die andere, für
höhere Belastung ausgelegte Spannungsversorgung erzeugt immer
dann zusätzlich eine Spannung, wenn die Halbleitereinrichtung
im Arbeitszustand ist. Letztere Spannungsversorgung wird
dabei über einen Detektor für die Substratvorspannung gesteuert.
Aufgabe der Erfindung ist es, eine Potentialerzeugungsschaltung
für die konstante Vorspannung VSUB eines Halbleitersubstrates
so auszubilden, daß der Stromverbrauch minimal und
die Vorspannung möglichst stabil ist.
Die erfindungsgemäße innere Potentialerzeugungsschaltung ist
gekennzeichnet durch die Merkmale des Patentanspruches 1.
Dabei wird die erste Wechselspannungsversorgung nur
tätig, wenn es einen Unterschied zwischen dem Potential des
Substrates und dem Referenzpotential gibt. So kann der Verbrauch
von elektrischer Leistung weiter verringert werden im Vergleich
mit dem in Fig. 1 gezeigten konventionellen Beispiel, in dem
die Potentialerzeugungsschaltung die ganze Zeit wirksam ist. Da
zusätzlich die Potentialerzeugungsschaltung einen Differentialverstärker
zum Nachweis einer Differenz zwischen dem Substratpotential
und dem Referenzpotential benutzt,
kann
das Potential des Substrates auf dem vorgeschriebenen Potential
stabil gehalten werden.
Im weiteren werden Ausführungsbeispiele
anhand der Figuren beschrieben. Von den Figuren zeigen:
Fig. 1 ein Schaltdiagramm eines Beispieles
einer konventionellen inneren
Potentialerzeugungsschaltung,
Fig. 2 und 3 Zeitdiagramme zum Verdeutlichen der
Tätigkeit der in Fig. 1 gezeigten
inneren Potentialerzeugungsschaltung,
Fig. 4 eine Schnittansicht eines Kondensators,
der in der in Fig. 1 gezeigten konventionellen
Schaltung benutzt wird,
Fig. 5 ein Schaltdiagramm einer
Ausführungsform, der Potentialerzeugungsschaltung,
Fig. 6 und 7 Zeitdiagramme zum Erläutern der Tätigkeit
der in Fig. 5 gezeigten Ausführungsform,
Fig. 8 ein Diagramm eines Beispieles einer
Schaltung zum Erzeugen von Pulssignalen
Φ und Φ s, die in der in Fig. 5 gezeigten
Ausführungsform benutzt werden.
Bezugnehmend auf Fig. 5, diese Ausführungsform weist eine
Pulserzeugungsschaltung 3 als zweite Wechselspannungsversorgung,
eine Haupt-Potentialerzeugerschaltung 11a, eine
Referenz-Potentialerzeugerschaltung 11b, eine erste Hilfs-
Potentialerzeugerschaltung 11c, eine zweite Hilfs-Potentialerzeugerschaltung
11d, eine Differentialverstärkerschaltung 20
und eine erste Wechselspannungsversorgung 40 auf. Die
Pulserzeugungsschaltung 3 ist in der gleichen Weise konstruiert
wie die in Fig. 1 gezeigte Pulserzeugungsschaltung 3, und sie
empfängt elektrische Leistung, die von einem Spannungsversorgungsanschluß
1 (dessen Potential bei VDD gehalten wird) und
der Masse (deren Potential bei 0 Volt gehalten wird) geliefert
wird und erzeugt ein Pulssignal Φ. Die Haupt-Potentialerzeugerschaltung
11a, die Referenz-Potentialerzeugerschaltung 11b, die
erste Hilfs-Potentialerzeugerschaltung 11c und die zweite
Hilfs-Potentialerzeugerschaltung 11d sind entsprechend auf die
gleiche Weise wie die in Fig. 1 gezeigte Potentialerzeugerschaltung
11 konstruiert. Die Haupt-Potentialerzeugerschaltung
11a dient zum Laden eines Substratpotentialausgangsanschlusses
9 auf ein Potential VSUB nach Erhalt eines Ausganges von der
ersten Wechselspannungsversorgung 40. Die erste Hilfs-
Potantialerzeugerschaltung 11c dient zum Laden des Substratpotentialausgangsanschlusses
9 auf das Potential VSUB auf
Erhalt des Pulssignales Φ von der Pulserzeugungsschaltung 3.
Die zweite Hilfs-Potentialerzeugerschaltung 11d dient zum Laden
des Substratpotentialausgangsanschlusses 9 auf das Potential
VSUB auf Erhalt eines Pulssignales Φ1 von der anderen
Pulserzeugungsschaltung (ein Pulssignal in Synchronisation mit
einem Row-Adressmarkierungssignal ). Der Substratpotentialausgangsanschluß
9 ist mit einem Halbleitersubstrat (nicht
abgebildet) einer Halbleitereinrichtung (z. B. ein dynamischer
RAM) verbunden, auf den diese Ausführungsform angewandt wird,
und er ist ebenfalls mit einem ersten Eingangsanschluß 31L der
Differentialverstärkerschaltung 20 verbunden. Ein parasitärer
Kondensator 10 besteht zwischen dem Substratpotentialausgangsanschluß
9 und der Masse 2, und zur gleichen Zeit besteht eine
Lastimpedanz 10a dazwischen, die einem Strom des Substrates,
einem Leckstrom und ähnlichem entspricht, die während der
Tätigkeit des dynamischen RAM fließen. Die Rerenz-Potentialerzeugerschaltung
11b dient zum Laden eines Referenzpotentialpunktes
9b auf ein Referenzpotential VREF auf Erhalt des
Pulssignales Φ von der Pulserzeugungsschaltung 3. Der
Referenzpotentialpunkt 9b ist mit einem zweiten
Eingangsanschluß 31R der Differentialverstärkerschaltung 20
verbunden. Zusätzlich ist ein Kondensator 10b von weniger als 1 pF
zwischen den Referenzpotentialpunkt 9b und der Masse 2
geschaltet.
Die Differentialverstärkerschaltung 20 führt eine
differentielle Verstärkung zwischen dem Substratpotential VSUB,
das an dem ersten Eingangsanschluß 31L anliegt, und dem
Referenzpotential VREF, das an den zweiten Eingangsanschluß 31R
angelegt ist, durch und gibt das Resultat an einen
Ausgangsanschluß 32. Die Differentialverstärkerschaltung 20
weist Zeitsignaleingangsanschlüsse 33, 34 und 35 auf. Jene
Zeitsignaleingangsanschlüsse 33, 34 und 35 erhalten das
Pulssignal Φ von der Pulserzeugungsschaltung 3, bzw. das
Pulssignal Φs und das Pulssignal . Die Pulssignale Φs und
werden von einer Zeit-Signalerzeugungsschaltung vorgesehen,
wie sie später beschrieben werden wird (mit Bezug auf Fig. 8).
Die erste Wechselspannungsversorgung 40 weist einen P-Kanal-
MOS FET (im weiteren als PMOS FET bezeichnet) 41 und einen
N-Kanal-MOS FET (im weiteren als NMOS FET bezeichnet) 42 auf,
die in Reihe zwischen dem Spannungsversorgungsanschluß 1 und
der Masse 2 geschaltet sind. Insbesondere ist die Source des
PMOS FET 41 und die Source des NMOS FET 42 mit dem Spannungsversorgungsanschluß
1 bzw. der Masse 2 verbunden, und die entsprechenden
Drains von ihnen sind miteinander an einem Verbindungspunkt
43 verbunden. Die entsprechenden Gates des PMOS FET
41 und des NMOS FET 42 sind mit dem Ausgangsanschluß 32 der
Differentialverstärkungsschaltung 20 verbunden.
Im folgenden wird die Konstruktion der Differentialverstärkerschaltung
20 beschrieben. Die Differentialverstärkerschaltung
20 weist eine CMOS-Flip-Flop-Schaltung auf, die durch PMOS FETs
21L und 21R und durch NMOS FETs 22L und 22R gebildet sind. Die
entsprechenden Sources der PMOS FETs 21L und 21R sind mit dem
Spannungsversorgungsanschluß 1 verbunden. Die Drains der PMOS FETs
21L und 21R sind mit den Drains der NMOS FETs 22L und 22R
durch einen linken Signalanschluß 23L bzw. einen rechten
Signalanschluß 23R der oben beschriebenen CMOS
Flip-Flop-Schaltung verbunden. Das Gate des PMOS FET 21L ist
mit dem rechten Signalanschluß 23R und ebenfalls mit dem Gate
des NMOS FET 22L verbunden. Das Gate des NMOS FET 21R ist mit
dem linken Signalanschluß 23L und ebenfalls mit dem Gate des
NMOS 22R verbunden. Die Sources der NMOS FETs 22L und 22R sind
gemeinsam mit der Masse durch den Drain und die Source eines
NMOS FET 24 verbunden. Das Gate des NMOS 24 ist mit dem
Zeitsignaleingangsanschluß 34 verbunden. Die oben aufgeführten
PMOS FETs 21L und 21R sind parallel mit den PMOS FETs 25L bzw.
25R geschaltet. Die entsprechenden Gates der PMOS FETs 25L und
25R sind mit dem Zeitsignaleingangsanschluß 33 verbunden. Der
linke Signalanschluß 23L der CMOS Flip-Flop-Schaltung ist mit
dem Gate eines PMOS FET 26L verbunden, dem Drain eines
PMOS FETs 27L und dem Ausgangsanschluß 32 verbunden. Auf der
anderen Seite ist der rechte Signalanschluß 23R der CMOS
Flip-Flop-Schaltung mit dem Gate eines PMOS FETs 26R und dem
Drain eines PMOS FETs 27R verbunden. Die entsprechenden Sources
der PMOS FET 26L und 26R sind mit dem Spannungsversorgungsanschluß
1 verbunden. Die Drains der PMOS FET 26L und 26R sind
mit den Gates der PMOS FETs 27L bzw. 27R verbunden und sind
gemeinsam an einem Verbindungspunkt 29 verbunden. Dieser
Verbindungspunkt 29 ist mit der Masse 2 durch den Drain und die
Source eines NMOS FET 30 verbunden. Das Gate des NMOS 30 ist
mit dem Zeitsignaleingangsanschluß 35 verbunden. Die Sources
der PMOS FET 27L und 27R sind mit dem Spannungsversorgungsanschluß
1 durch die Drains und die Sources der PMOS FETs 28L
bzw. 28R verbunden. Das Gate des PMOS FETs 28L und das Gate des
PMOS FET 28R sind mit einem ersten Eingangsanschluß 31L bzw.
einem zweiten Eingangsanschluß 31R verbunden.
In der in Fig. 5 gezeigten Ausführungsform, die die oben
bezeichnete Schaltungsanordnung aufweist, werden die erste und
zweite Hilfs-Potentialerzeugerschaltung 11c und 11d, die eine
kleine Kapazität für Stromversorgung haben, betrieben, wenn die
Lastimpedanz 10a am Substratpotentialausgangsanschluß 9 einen
kleinen Wert hat. Zum Zeitpunkt des Einschaltens der
Spannungsversorgung (VDD) oder wenn die Lastimpedanz 10a einen
großen Wert hat, wie es in dem oben beschriebenen Fall der
Tätigkeit ist, wird die Haupt-Potentialerzeugerschaltung 11a,
die eine große Kapazität für die elektrische Stromversorgung
aufweist, ebenfalls betätigt. Daher kann ein Verlust in dem
elektrischen Leistungsverbrauch im Falle einer kleinen
Belastung verhindert werden, und die oben aufgeführten
Nachteile der konventionellen Schaltung können überwunden
werden. Die Haupt-Potentialerzeugerschaltung 11a wird nur in
dem Fall der schweren Belastung tätig, wie es oben beschrieben
wurde, weil ein Pulssignal von dem Ausgangsanschluß 32 der
Differentialverstärkerschaltung 20 nur an die erste
Wechselspannungsversorgung 40 nur in diesem Fall abgegeben
wird, so daß Wechselspannung von der ersten Wechselspannungsversorgung
40 der Haupt-Potentialerzeugerschaltung 11a
zugeführt wird.
Bezugnehmend auf das Zeitablaufdiagramm der Fig. 6 wird die
Tätigkeit der Differentialverstärkerschaltung 20 beschrieben.
In Fig. 6 stellen (a), (b) und (c) Pulssignale Φ, (ein
invertiertes Pulssignal des Pulssignales Φ) bzw. Φs dar, die
an die Zeitsignaleingangsanschlüsse 33, 35 bzw. 34 angelegt
werden. In (d) und (e) der Fig. 6 bedeuten die durchgezogenen
Linien V23L und V23R unter der Bedingung, daß V31L<V31R ist,
und die gestrichelten Linien bedeuten V23L und V23R unter der
Bedingung, daß V31L<V31R ist, wobei V31L, V31R, V23L und
V23R die Potentiale des ersen Eingangsanschlusses 31L, des
zweiten Eingangsanschlusses 31R, des Verbindungspunktes 23L
bzw. des Verbindungspunktes 23R bedeutet. In Fig. 6 bedeuten
(f) und (g) ein Potential V29 des Verbindungspunktes 29 bzw.
ein Potential V43 des Verbindungspunktes 43.
Unmittelbar vor dem Zeitpunkt t(m)0 in dem "m"-ten Zyklus des
Pulssignal Φ sind beide Pulssignale Φ und Φs gleich 0 Volt,
und das Pulssignal ist gleich VDD. Folglich ist der MOS FET
24 abgeschaltet und die MOS FETs 25L und 25R sind
eingeschaltet, die Potentiale an dem linken Signalanschluß 23L
und dem rechten Signalanschluß 23R sind beide gleich VDD (wie
durch (d) und (e) in Fig. 6 gezeigt ist). Folglich sind die MOS FETs
26L und 26R abgeschaltet. Da der MOS FET 30 eingeschaltet
ist, weil =VDD, ist das Potential an dem Verbindungspunkt 29
0 Volt (wie durch (f) der Fig. 6 gezeigt ist), und die MOS FETs
27L und 27R sind eingeschaltet. Da jedoch die Potentiale an
beiden Anschlüssen 23L und 23R gleich VDD sind, wie oben
beschrieben wurde, fließt kein Strom.
Wenn die Pulssignale Φ und in Φ=VDD bzw. =0 Volt zu dem
Zeitpunkt t(m)0 verändert werden, wie es durch (a) und (b) in
Fig. 6 gezeigt ist, werden die MOS FETs 25L, 25R und 30
abgeschaltet. Es tritt jedoch keine Veränderung in den
entsprechenden Potentialen auf. Wenn das Pulssignal Φs langsam
auf VDD von dem Zeitpunkt t(m)1 bis zu dem Zeitpunkt t(m)5
ansteigt, wie es durch (c) in Fig. 6 gezeigt ist, beginnt der
MOS FET 24 zu dem Zeitpunkt t(m)2 eingeschaltet zu werden,
wenn das Pulssignal Φs die Schwellwertspannung überschreitet,
und der MOS FET 24 ist vollständig zu dem Zeitpunkt t(m)6
eingeschaltet. Folglich wird das Potential an dem
Verbindungspunkt 36 zwischen den Sources der MOS FETs 22L und
22R und dem Drain des MOS FETs 24 langsam 0 Volt, und eine
Spannung beginnt an die Flip-Flop-Schaltung angelegt zu werden,
die durch die 4 MOS FETs 21L, 21R, 22L und 22R gebildet wird.
Die Differentialverstärkerschaltung 20 weist eine symmetrische
Konfiguration mit Bezug auf eine vertikale Linie auf, und die
MOS FETs und die Verbindungen auf der rechten und jene auf der
linken Seite der Symmetrielinie weisen die gleichen Größen und
Formen auf, so daß ein Gleichgewicht in der Differentialverstärkerschaltung
20 aufrechterhalten wird. Der MOS FET 28L
jedoch ist so ausgewählt, daß er einen größeren Widerstandswert
in dem eingeschalteten Zustand hat als der MOS FET 28R in dem
eingeschalteten Zustand. Als Konsequenz der symmetrischen
Anordnung der Differentialverstärkerschaltung 20 übt das
Potential an dem Anschluß 23L einen Einfluß auf die Gates der
MOS FETs 21R und 22R aus, wenn eine extrem kleine Potentialdifferenz
zwischen den Anschlüssen 23L und 23R in dem
ursprünglichen Zustand existiert, und das Potential an dem
Anschluß 23R übt einen Einfluß auf die Gates der MOS FETs 21L
und 22L aus, so daß eine Rückkopplung zum Verstärken der
Potentialdifferenz angewandt wird.
Unter der Annahme, daß das Potential V9(=V31L) an dem
Substratpotentialausgangsanschluß 9 höher ist als das Potential
V9b(=V31R) an dem Referenzpotentialpunkt 9b, wird das Potential
an dem Anschluß 23L niedriger als das Potential an dem Anschluß
23R, da der Widerstandswert des MOS FET 28L in dem
eingeschalteten Zustand größer ist als der des MOS FET 28R in
dem eingeschalteten Zustand. Als Resultat geht das Potential
V23L gegen 0 durch die oben aufgeführte Rückkopplung mit einer
kleinen Verzögerung, wenn das Pulssignal Φs gegen VDD
geht. Andererseits wird das Potential V23R zeitweilig etwas
gesenkt, und dann steigt es auf VDD (wie es durch die
durchgezogenen Linien in (d) und (e) in Fig. 6 gezeigt ist. Da
auf der anderen Seite nur ein umgekehrtes Verhältnis in Bezug
auf die vertikale Linie auftritt, wenn V9<V9b ist, werden
folglich die Potentiale V23L und V23R wie es durch die
gestrichelten Linien in (d) und (e) in Fig. 6 gezeigt ist.
Die MOS FETs 26L und 26R werden eingeschaltet, wenn die
Anschlüsse 23L und 23R ein Potential VDD-VTH erreichen. Wenn
jedoch die Leitungswiderstandswerte dieser Transistoren rasch
gesenkt werden, um das Potential V29 rasch zu erhöhen, werden
die MOS FETs 27L und 27R abgeschaltet werden vor Eingang des
Signales, und zum Verhindern, daß die MOS FETs 27L und 27R
abgeschaltet werden, wird die Treiberkapazität der MOS FETs 26L
und 26R ausreichend klein gemacht. Als Resultat beginnt das
Potential V29 von 0 Volt an zu dem Zeitpunkt t(m)3 anzusteigen,
so daß der Wert VDD zu dem Zeitpunkt t(m)7 erreicht wird (wie
es durch (f) in Fig. 6 gezeigt ist).
Wenn die Pulssignale Φ, und Φs, wie durch (a), (b) und (c)
in Fig. 6 gezeigt ist, Φ=0 Volt, =VDD bzw. Φs=0 Volt
zu dem Zeitpunkt t(m)8 werden, wird der MOS FET 24 abgeschaltet
und die MOS FETs 25L und 25R werden eingeschaltet. Folglich
erreichen die Potentiale V23L und V23R den Wert VDD, wie es
durch (d) und (e) in Fig. 6 gezeigt ist. Wenn die Potentiale
V23L und V23R gleich V23L=V23R=VDD werden, werden die MOS FETs
26L und 26R abgeschaltet, und der MOS FET 30 wird
eingeschaltet, und folglich wird das Potential V29 gleich V29=
0 Volt (wie es durch (f) in Fig. 6 gezeigt ist). Wenn das
Potential V29 den Wert V29=0 Volt annimmt, werden die MOS
FETs 27L und 27R eingeschaltet. Dann kehrt die Differentialverstärkerschaltung
20 in den Zustand zurück, der unmittelbar
vor dem Zustand bei t(m)0 herrschte, und folglich kann die
Tätigkeit des (m+1)ten Zyklus von dem Zeitpunkt t(m+1)0 an
weitergeführt werden.
Wenn das Potential V23L der Differentialverstärkerschaltung 20
an den Eingang der ersten Wechselspannungsversorgung 40 durch
den Ausgangsanschluß 32 angelegt wird, wird das Potential V43,
wie es durch (g) in Fig. 6 gezeigt ist, und in dem Fall von
V9<V9b, wird ein Puls während der Zeitdauer von dem
Zeitpunkt t(m)4 bis zu dem Zeitpunkt t(m)8 erzeugt, wie es
durch die durchgezogene Linie gezeigt ist, während in dem Fall
von V9<V9b kein Puls erzeugt wird, wie es durch die
gestrichelte Linie gezeigt wird.
In der obigen Ausführung ist es zum Zwecke der Vereinfachung
angenommen, daß die Differentialverstärkerschaltung 20 in einem
ausgeglichenen Zustand ist, wenn V9=V9b. Die Treiberkapazitäten
der MOS FETs 28L und 28R, die in Fig. 1 gezeigt sind,
haben jedoch einen kleinen Unterschied, so daß V9/V9b=
-VSUB/(VDD-2VTH) als Ausgleichsbedingung erfüllt ist, da es
leicht ist, das Potential V9 unter schwerer Lastbedingung so
auszuwählen, daß es ein ausgeglichenes Potential VSUB [<-(VDD-
2VTH)] ist, und das Potential V9b immer so auszuwählen in
einer leichten Lastbedingung, daß es gleich -(VDD-2VTH) ist,
während die Potentiale V9 und V9b unter leichten
Lastbedingungen beiden den Wert -(VDD-2VTH) annehmen. Z. B. wird
die Kanalbreite des MOS FET 28L ein wenig größer gemacht als
die des MOS FET 28R.
Unter Bezugnahme auf das Zeitablaufdiagramm 7 wird jetzt die
Gesamttätigkeit der in Fig. 5 gezeigten Schaltung beschrieben.
Wenn die Spannungsversorgung zu dem Zeitpunkt t0 eingeschaltet
wird und das Potential V1 an dem Spannungsversorgungsanschluß 1
den Wert VDD annimmt, wie es auch (a) in Fig. 7 gezeigt ist,
fällt das Potential V9b an dem Referenzpotentialpunkt 9b von
0 Volt zu dem Zeitpunkt t0, wie es durch (b) in Fig. 7 gezeigt
ist. Das Potential V9b fällt rasch, um ein gewünschtes
Potential -(VDD-2VTH) zu dem Zeitpunkt t2 zu erreichen, da
keine Last mit dem Referenzpotentialpunkt 9b verbunden ist. Auf
der anderen Seite fällt das Potential V9 an dem Substratpotentialausgangsanschluß
9 langsam von 0 Volt zu dem Zeitpunkt
t0, wie es durch (c) in Fig. 7 gezeigt ist. Genauer gesagt, das
Potential V9 fällt, um den Wert -(VDD-2VTH) zu dem Zeitpunkt
t3 zu erreichen. Dieses ist so, da eine Last an dem Substrat
potentialausgangsanschluß 9 angeschlossen ist. Da ein Puls an
die Haupt-Potentialerzeugerschaltung 11a, wie es durch die
durchgezogene Linie in (g) in Fig. 6 gezeigt ist, bis zu dem
Zeitpunkt t1 angelegt ist, wenn das Potential V9 den Wert VSUB
erreicht, fährt das Potential V9 fort, bis zu dem Zeitpunkt t1
zu fallen. Strom IBB des Substrates steigt von dem Zeitpunkt t0
zu dem Zeitpunkt t1 entsprechend dem Fallen des Potentiales V9,
so daß ein Stromwert in dem Wartezustand erreicht wird. Wenn
danach der dynamische RAM in einem Betriebszustand ist während
der Zeitdauer von dem Zeitpunkt t4 bis zu dem Zeitpunkt t5 und
während der Zeitdauer von dem Zeitpunkt t6 bis zu dem Zeitpunkt
t7, damit der Strom Strom IBB erhöht wird, wie in der Fig. gezeigt
ist, tendiert das Potential V9 zum Ansteigen, und daher wird
die Haupt-Potentialerzeugerschaltung 11a zum Aufladen des
Substratpotentialausgangsanschlusses 9 tätig. Während einer
Zeitdauer von dem Zeitpunkt t1 bis zu dem Zeitpunkt t4, während
einer Zeitdauer von dem Zeitpunkt t5 bis zu dem Zeitpunkt t6
und nach dem Zeitpunkt t7 jedoch wird kein Puls an die Haupt-
Potentialerzeugerschaltung 11a angelegt, wie es durch die
unterbrochene Linie in (g) in Fig. 6 gezeigt ist, und folglich
wird die Haupt-Potentialerzeugerschaltung 11a nicht tätig.
Daher führen in diesen Zeitabschnitten die inneren Hilfs-
Potentialerzeugerschaltungen 11c und 11d, die eine kleine
Treiberkapazität haben und die gesamte Zeit tätig sind, einen
ergänzenden Betrag von Strom IBB so zu, daß das Potential V9 an
dem Wert VSUB aufrechterhalten wird. In (c) der Fig. 7 stellen
die durchgezogenen Linien die Tätigkeitszeitabschnitte der
Haupt-Potentialerzeugerschaltung 11a dar und unterbrochenen
Linien stellen die Zeitabschnitte dar, in denen sie nicht tätig
ist.
Fig. 8 ist ein Diagramm, das ein Beispiel einer Schaltung zeigt
zum Erzeugen von Pulssignalen und Φs, wie sie in der in Fig. 5
gezeigten Ausführungsform benutzt werden. Bezugnehmend auf
Fig. 8, ein Invertierer 51 erzeugt ein Pulssignal durch
Invertieren des Pulssignales Φ von der Pulserzeugungsschaltung
3. Ein UND-Gatter 52 erzeugt ein Pulssignal Φs durch Bilden
eines logischen Produktes zwischen dem Ausgang der Verzögerungsschaltung
53 zum Verzögern der Pulssignale Φ um t(m)1
-t(m)0 und dem Pulssignal Φ. Die Treiberkapazität des MOS FET
zum Anheben des Ausganges des UND-Gatter 52 auf VDD ist so
ausgewählt, daß sie relativ klein ist, wodurch das Signal Φs
zu dem Zeitpunkt t(m)1 zu steigen beginnt, den Wert VDD zu dem
Zeitpunkt t(m)5 erreicht und zu dem Zeitpunkt t(m)8 fällt, wie
es in (c) in Fig. 6 gezeigt ist.
Obwohl in der oben beschriebenen Ausführungsform der Substratpotential
ausgangsanschluß 9 ebenfalls durch die Hilfs-
Potentialerzeugerschaltungen 11c und 11d aufgeladen wird, kann
der Anschluß 9 ebenso nur durch die Haupt-Potentialerzeugerschaltung
11a aufgeladen werden.
In der oben beschriebenen Ausführungsform dient die
Differentialverstärkerschaltung 20 zum Anlegen von Pulssignalen
an die erste Wechselspannungsversorgung 40 und zum Anhalten des
Anlegens der Pulssignale daran. Es kann jedoch auch ein
Haltekreis zum Speichern des Potentiales V29 von dem Zeitpunkt
t(m)7 bis zu dem Zeitpunkt t(m)8 vorgesehen werden, wie es in
(f) in Fig. 6 gezeigt ist, so daß nur der Ausgang des
Haltekreises zugeführt wird. Für die erste Wechselspannungsversorgung
40 kann CMOS-NUND-Gatter mit 2 Eingängen
vorgesehen werden anstatt der MOS FETs 41 und 42, wobei der
Ausgang des oben erwähnten Haltekreises an einen ihrer Eingänge
angelegt wird und der Ausgang der Pulserzeugungsschaltung 3
oder einer anderen Pulserzeugungsschaltung an ihren anderen
Eingang angelegt wird, wodurch der Ausgang an die Haupt-
Potentialerzeugerschaltung 11a vorgesehen werden kann.
Obwohl in der oben beschriebenen Ausführungsform die
Differentialverstärkerschaltung 20 und die erste Wechselspannungsversorgung
40 beide ein Pulssignal von der
Pulserzeugungsschaltung 3 oder ein Pulssignal, das aufgrund
dieses Pulssignales gebildet ist, erhalten, können ebenfalls
unabhängige Pulsquellen vorgesehen werden oder Pulssignale mit
unterschiedlichen Frequenzen können erzeugt werden. Wenn die
Ausgangsfrequenz der ersten Wechselspannungsversorgung relativ
groß gemacht wird, kann die Größe der entsprechenden
Komponenten der Haupt-Potentialerzeugerschaltung 11a
verkleinert werden, und durch relatives Verkleinern der
Ausgangsfrequenzen der Differentialverstärkerschaltung 20 und
der Pulserzeugungsschaltung 3 kann der Verbrauch an
elektrischer Leistung verringert werden.
Claims (3)
1. Innere Potentialerzeugungsschaltung für die konstante
Vorspannung VSUB eines Halbleitersubstrates an einem Anschlußpunkt
(9), mit einer ersten pulserzeugenden Spannungsversorgung
(40) mit nachgeschalteter Hauptpotentialerzeugungsschaltung
(11a) zur Erzeugung der Vorspannung VSUB im
Arbeitszustand am Anschlußpunkt (9), mit einer zweiten pulserzeugenden
Spannungsversorgung (3) mit nachgeschalteter
Referenzpotentialerzeugungsschaltung (11b) zum Erzeugen eines
Referenzpotentiales gleicher Größe wie die Vorspannung VSUB
an einem Referenzpunkt (9b), mit einer die erste pulserzeugende
Spannungsversorgung (40) steuernde Differentialverstärkungsschaltung
(20), welche die Potentiale am Anschlußpunkt
(9) und am Referenzpunkt (9b) vergleicht und bei Potentialgleichheit
die erste pulserzeugende Spannungsversorgung (40)
der Hauptpotentialerzeugungsschaltung (11a) abschaltet,
mit einer Hilfspotentialerzeugungsschaltung (11c) zum
Erzeugen eines Hilfpotentials der Größe VSUB am Anschlußpunkt
(9) im Wartezustand, enn die erste pulserzeugende
Spannungsversorgung (40) der Hauptpotentialerzeugungsschaltung
(11a) abgeschaltet ist.
2. Innere Potentialerzeugungsschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß eine weitere Hilfspotentialerzeugungsschaltung
(11d) zum Erzeugen des Hilfspotentials
der Größe VSUB vorgesehen ist.
3. Innere Potentialerzeugungsschaltung nach Anspruch 1
oder 2,
gekennzeichnet durch eine durch ein Pulssignal Φ der zweiten
Spannungsversorgung (3) betriebene Zeitsignalerzeugungsschaltung
zum Erzeugen eines gegenüber dem Pulssignal Φ invertierten
Pulssignales und eines gegenüber dem Pulssignal Φ verzögerten
Pulssignales Φs.
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