DE2132099A1 - Verfahren zur Zwischenverbindung elektrischer Baueinheiten - Google Patents

Verfahren zur Zwischenverbindung elektrischer Baueinheiten

Info

Publication number
DE2132099A1
DE2132099A1 DE19712132099 DE2132099A DE2132099A1 DE 2132099 A1 DE2132099 A1 DE 2132099A1 DE 19712132099 DE19712132099 DE 19712132099 DE 2132099 A DE2132099 A DE 2132099A DE 2132099 A1 DE2132099 A1 DE 2132099A1
Authority
DE
Germany
Prior art keywords
conductive
pattern
conductive pattern
layer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19712132099
Other languages
English (en)
Other versions
DE2132099B2 (de
DE2132099C3 (de
Inventor
Smith George Flwood
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE2132099A1 publication Critical patent/DE2132099A1/de
Publication of DE2132099B2 publication Critical patent/DE2132099B2/de
Application granted granted Critical
Publication of DE2132099C3 publication Critical patent/DE2132099C3/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00Electric solid-state thin-film or thick-film devices, not otherwise provided for
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/041Doping control in crystal growth
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/042Doping, graded, for tapered etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/049Equivalence and options
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/067Graded energy gap
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/122Polycrystalline

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

Western Electric Company Inc.
195, Broadway 91
New York, N. Y. 10007 / USA "
A 32 382
_V er fahr en. .jiur J
Baueinheiten
Die Erfindung betrifft ein Verfahren zur Herstellung von Zwischenverbindungsmustern an elektrischen Bauelementen und ist besonders günotig in der Mikroelektronik anwendbar.
In der Mikroelektronik ist eine hohe Konzentration leitender Wege auf verhältnismäßig kleinem Raum vorgesehen. Mit Vorteil sind solche leitenden Wege in Schichten angeordnet, welche eine Unterlage überdecken"} hierbei ergibt sich die Notwendigkeit, daß sich leitende Wege in verschiedenen Schichten überlappen oder kreuzen, während eine elektrische Isolation dazwischen aufrechterhalten werden muß.
Typisch ist das Problem der Schaffung einer Anzahl von Zwischenverbindungen, sei es galvanisch oder kapazitiv, mit verschiedenen Schaltungselementen in einer monolithischen integrierten Schaltung. Dicht verwandt ist das Problem der Herstellung getrennter Verbindungen mit zwei in dichtem Abstand befindlichen Bereichen, wo es als günstig angesehen wird, eine Vorbindung vorliegen zu haben, welche die Kante der anderen Verbindung überlappt, obgleich eine elektrische Isolation hiervon aufrechterhalten wird.
— 2 —
109882/1712
Ein allgemein bekanntes Verfahren zur Erzielung eines gewünschten Zwischenverbindiingsiriusters in der Technik der integrierten Schaltungen umfaßt zuerst die Bildung einer leitenden Schicht über dem Halbleiterwafer, typischerweise elektrisch hiervon über den meisten Teilen der Oberfläche durch eine Zwischenisolierschicht isoliert, wobei jedoch eine Verbindung daran an gewählten Bereichen durch Öffnungen oder Dickenreduzierungen in der Isolierschicht hergestellt wird. Teile der leitenden Schicht werden alsdann auswahlmäßig entfernt, um das erste leitende Muster odor das erste Niveau der Metallisierung zu bilden.Alsdann wird nach Herstellung einer Isolierschicht über diesem leitenden Muster mit geeigneten Offnungen ^ oder Bereichen reduzierter Dicke in der gesamten Isolation, wo eine Verbindung mit dem Wafer oder dem ersten Muster erwünscht ist, eine zweite zusammenhängende leitende Schicht abgesetzt, wobei gewählte Teile derselben alsdann entfernt werden,um das zweite leitende Muster oder das zweite Metallisierungsniveau zu bilden.
Auf diese Weise hergestellte Zwischenverbindungsmuster zeigen zu oft Defekte, die an den Bereichen gelegen sind, wo das eine der beiden leitenden Muster eine Überkreuzung des anderen bildet.
Zweck der vorliegenden Erfindung ist die Reduzierung des Auftretens derartiger Defekte«
Hierzu geht die Erfindung von einem Verfahren zur Herstellung eines Zwischenverbindungsmusters auf einem elektrischen Element mit zumindest zwei elektrisch isolierenden,jedoch übereinanderliegenden leitenden Mustern aus. Das Verfahren ist dadurch gekennzeichnet, daß das untere leitende Muster anfänglich aus einem Material gebildet wird, welches in seiner Dickenrichtung langsamer als in der Richtung senkrecht hierzu geätzt wird, um nach dem Ätzen das gewünschte leitende Muster festzulegen, und daß das leitende Element dieses Musters einen
- 3 109882/1712
"betont trapezförmigen Querschnitt aufweist. Dieses Verfahren führt zu einem unteren leitenden Muster, bei welchem die Kanten des leitenden Elementes frei von plötzlichen Diskontinuitäten sind und eine gleichförmigere Schicht aus Isoliermaterial darüber gebildet werden kann, bevor ein darüber erfolgendes Absetzen des zweiten leitenden Musters durchgeführt wird. Bei dem bevorzugten Ausführungsbeispiel wird dies erreicht, indem für das untere leitende Muster ein leitendes Element verwendet wird, welches eine anisotrope Ätzgeschwindigkeit aufweist, beispielsweise hochleitendes polykristallines Silizium, dessen Dicke ein Fehlordnungsprofil aufweist, dessen Fehlordnung mit steigender Tiefe von oben her abnimmt.
Die Erfindung schafft also ein Verfahren, bei dem zumindest zwei überlappende oder kreuzende Niveaus elektrisch isolierter leitender Elemente verwendet werden, um Bereiche einer mikrοelektronischen Baueinheit zu verbinden. Um Kurzschlüsse an den Bereichen der Überlappung oder Überkreuzung zu vermindern, wird das untere leitende Element mit einem betont trapezförmigen Querschnitt versehen, um die Aufrechterhaltung einer gleichförmigen Dicke der Isolation zwischen den beiden leitenden Elementen zu erleichtern. Um diesen Querschnitt au erzielen, wird das untere leitende Element aus einem Material hergestellt, welches in der Dickenrichtung langsamer als in der Richtung senkrecht hierzu ätzbar ist, Typischerweise kann das untere leitende Element aus einer binären Metallegierung bestehen, deren Zusammensetzung sich mit der Dicke ändert, oder aus einem polykristallinen Silizium, dessen Dotierung oder kristalline Fehlstellensahl sich mit der Dicke ändert.
Die Erfindung ist nachstehend anhand der Zeichnung näher erläutert.
Es zeigenϊ
Fig. 1 verhältnismäßig plötzliche Diskontinuitäten an den Kanten eines leitenden Musters bei Anwendung eines nach dem Stand
- 4 109882/1712
der Technik bekannten Verfahrens im Schnitt "durch einen Festkörper,
Fig. 2 den abgemilderten Übergang hinsichtlich der Dicke an den Kanten eines leitenden Musters bei Anwendung eines erfindungsgemäßen Verfahrens in einer Darstellung ähnlich Fig. 1,
Fig. 3-5 einen Festkörper in perspektivischer Schnittdarstellung nach Durchführung verschiedener erfindungsgemäßer Verfahrensschritte, wobei als Endprodukt ein Festkörper mit zwei in zwei Niveaus liegenden leitenden Muster auf einem Halbleiterwafer erzeugt wird.
Fig. 1 zeigt den im wesentlichen rechteckigen Querschnitt eines leitenden Elementes 11 des auf einer Unterlage 12 gebildeten leitenden Musters, wenn ein nach dem Stand der Technik bekanntes Verfahren zur Herstellung des Musters verwendet wird. Eine A'tzgrundmaske 13 dient zur örtlichen Festlegung der Entfernung unerwünschter Teile der ursprünglichen gleichförmigen leitenden^ Schicht während des A'tzvorgangs. Typischerweise tritt eine gewisse Hinterschceidling während des Ätzvorgangs auf, jedoch beträgt der veranschaulichte Winkel θ zumindest 45°. Dieser
ist noch sehr groß; wenn eine Isolierschicht über dem Kantenabschnitt abgesetzt wird, so zeigt sich eine Anfälligkeit für Defekte in der Isolierschicht an diesen Bereichen.
TJm solche Defekte zu vermindern, wird erfindungsgemäß darauf hingearbeitet, einen stärker betonten trapezförmigen Querschnitt des nichtleitenden Musters 11a auf der Unterlage 12A zu erzielen, wie dies in Fig. 2 dargestellt ist. Insbesondere wird mit Vorteil auf einen Winkel θ mit der Maske 13A hingearbeitet, welcher nicht größer "als etwa 30° ist, so daß eine gleichförmigere Isolierschicht über den Kantenteilen abgesetzt werden kann.
Ferner ist die Entfernung sich unstetig ändernder Kantenabschnitte vorteilhaft, selbst dann, wenn die verwendete Isolierschicht zur Schaffung einer Isolation gegenüber einem überdeck—
109882/1712
ten zweiten leitenden Muster als eine gezüchtete Schicht erzeugt wird, die durch an Ort und Stelle erfolgende Umwandlung eines Hautabschnittes der ersten leitenden Schicht gebildet wird. In diesem Pail entsteht der Hauptvorteil daraus, daß ein gleichförmigerer Niederschlag des normalerweise bei der Herstellung von Kontaktlöchern in der Isolierschicht verwendeten Ätzgrundmaterials ermöglicht wird»
Wie sich aus Pig. 2 ergibt, kann dieser gewünschte Querschnitt des leitenden Materials erhalten werden, indem eine stärkere Hinterschneidung der Maske erzielt wird, beispielsweise dadurch, daß die Ätzgeschwindigkeit in der Ebene der Schicht höher als in deren Dickendimension gehalten wird. Ein solcher Gradient oder eine solche Anisotropie der Ätzgeschwindigkeiten kann auf verschiedene Weise erzielt werden. Beispielsweise kann das leitende Material 11A vermöge entsprechender Ausbildung an der Oberseite schnellor als an der Unterseite geätzt werden, was sich aus einem Gradienten der Zusammensetzung ergibt. Ein solcher Zusammensetzungsgradient kann erzielt werden, indem zwei Metalle zusammen so verdampft werden,daß die entstehende Legierung einen Gradienten in den relativen Zusammensetzungen der beiden Metalle als Punktion der Dicke aufweist, wobei das weniger ätzbeständige Metall an der Oberseite einen größeren Teil der Zusammensetzung als an dem Boden bildet. Wahlweise kann das leitende Material 11Λ einen leitenden polykristallinen Halbleiter umfassen, wobei die Anisotropie der Ätzgeschwindigkeit durch ein Profil in kristalliner Pehl-Ordnung erreicht wird, die entweder durch Ionenbeschießung oder Niederschlagsbedingungon erreicht wird. Hierbei macht man von der Tatsache Gebrauch, daß ein eine stärkere Fehlordnung aufweisendes Material schneller als ein besser geordnetes Material geätzt werden kann.
Nachfolgend ist ein Ausführungsbeispiel eines erfindungsgemäßen Verfahrens in Verbindung mit Fig. 3-5 erläutert, welche aufeinanderfolgende Vurfahrensstufen bei der Herstellung eines Teiles cine3 Zwischenvurbindungsrausters einer monolithischen
10 9 8 82/1712
integrierten Halbleiterschaltung darstellt. Zum besseren Verständnis ist die Zeichnung nicht maßstäblich angelegt, Fig* 3 zeigt einen Siliziumwafer 21, welcher normalerweise mehrere Schaltungselemente (nicht im einzelnen gezeigt) enthält, die voneinander innen durch bekannte p-n-Grenzflächenisolierverfahren breit isoliert sind und in erster Linie durch leitende Filme an der Oberfläche des Wafers miteinander zu verbinden sind. Insbesondere sind verschiedene Offnungen in der Oxidbeschichtung 22 vorgesehen, um zu ermöglichen, daß eine leitende Schicht 23 an der Oberfläche eine galvanische Verbindung mit dem Wafer an diesen Bereichen herstellt. Wenn eine kapazitive elektrische Verbindung hergestellt werden soll, ist wahlweise die Isolierschicht an den Bereichen, wo eine solche Verbindung gewünscht wird, lediglich verdünnt. Es verbleibt dann das Problem der Zwischenverbindung der Bereiche in einer gewünschten Form, um hierbei die Schaltungselemente zu verbinden. Im Interesse der Vereinfachung ist vorliegend lediglich dieser Teil des Herstellungsganges in Einzelheiten beschrieben. Es liegt eine Vielfalt von Verfahren vor, die nunmehr gewerblich angewendet werden und einen oxidbeschichteten Siliziumwaf er nach Art von Fig. 3 liefern, der an einer gemeinsamen Oberfläche mehrere Bereiche umfaßt, welche miteinander verbunden werden sollen.
Die leitende Schicht 23 ist im Sinne einer anisotropen Ätzung gewählt, insbesondere in dem Sinn, daß die Ätzung in Richtung der Ebene der Schicht schneller als in der Richtung senkrecht hierzu erfolgt. Dieser Zweck kann auf verschiedene Weise erfüllt werden. Beispielsweise kann die leitende Schicht durch zusammen erfolgenden Niederschlag zweier Metalle gebildet werden, wobei das Verhältnis der beiden sich mit der Zeit während des Niederschlages ändert, um einen Zusammensetzungsgradient mit der Dicke in der niedergeschlagenen Schicht zu schaffen. Beispielsweise kann die Schicht aus Kupfer odor Gold zusammengesetzt sein, wobei das anfänglich niedergeschlagene Material vorherrschend Gold ist und die AntGile der beiden Metalle mit der Zeit verschoben v/erden, bis das am Ende niedergeschlagene
109882/1712 nirtw4l
SAD ORiSINAL
Material vorherrschend Kupfer ist. Alsdann wird ein Ätzmittel verwendet, welches umso schneller ätzt, je größer der Kupferanteil ist. Gemäß einem anderen Beispiel kann die leitende niedergeschlagene Schicht aus einem auf hohe Leitfähigkeit dotierten polykristallinen Silizium "bestehen, wobei die Niederschlagsbedingungen so gewählt werden, daß das anfänglich niedergeschlagene Material verhältnismäßig gut geordnet ist, je*- doch "bei laufender Zeit die Eehlordnungsmenge in dem niedergeschlagenen Material steigt. Dies kann "beispielsweise erzielt werden, indem die Temperatur der Unterlage mit der Zeit gesenkt wird, wenn das Silizium niedergeschlagen wird. Wahlweise kann eine gleichförmige polykristalline Schicht niedergeschlagen werden, wobei die an dor Oberseite der Schicht eingeführte Fehlordnung durcli Ionenbeschießung herbeigeführt wird. Gemäß einem anderen Ausführungsbeispiel kann die Schicht ein hochleitendes p-leitendes Silizium sein, dessen Dotierung
zu der Oberfläche hin höher wirdJNach Bildung der leitenden Schicht muß das uberschußmaterial entfernt worden,um das gewünschte erste leitende Muster festzulegenj"
Dies kann in der Weise geschehen, die nunmehr bei der Herstellung integrierter Schaltungen angewendet wird und typischerweise photolithographische Verfahren umfaßt, deren Enderzeugnis d.er Bildung einer ätzmittelbeständigen Maske über der leitenden Schicht gemäß dem gewünschten leitenden Muster für dieses Niveau der Metallisierung entspricht.
Als nächstes wird der maskierte Wafer einem Ätzmittel ausgesetzt, welches in der gewünschten anisotropen Weise die leitende Schicht einätzt und auf der Oberfläche das gewünschte erste leitende Muster 24 gemäß Fig. 4 beläßt«
Pur das Beispiel, welches die Schicht aus einer binären Zusammensetzung von Kupfer und Gold gemäß der obigen Beschreibung umfaßt, ist eine wässrige Lösung von Eisenchlorid oder eine wässrige Lösung von 70 'fi Salpetersäure ein geeignetes Ätzmittel. Für das beschriebene Beispiel mit fehlgeordnetem polykristallinen Silizium umfaßt ein geeignetes Ätzmittel ein Ge-
- 8 109882/1712
■misch, welches volumenmäßig aus drei Teilen einer 48 $-igen wässrigen Lösung τοπ Hydrofluorsäure, fünf Teilen einer 70 i°- igen wässrigen lösung von Salpetersäure, drei Teilen Eisessig und zwei Teilen einer 3 $-igen wässrigen Lösung von Quecksilbernitrat "besteht. Tatsächlich ist aus der Praxis metallographischer Studien eine große Anzahl von Ätzmitteln "bekannt, welche zerstörtes Material leichter als geordnetes Material ätzen. Ferner ist ein Ätzmittel zur anisotropen Ätzung eines p-leitenden Siliziums in einem Artikel mit dem Titel !:A Water-Amine Complexing Agent System for Etching Silicon", Seiten 965 - 970, September 1967 in"Journal Electrochemical Society: Solid State Science" bekannt.
Der Ätzvprgang wird fortgesetzt, bis die Oxidschicht an den freiliegenden Teilen der leitenden Schicht erreicht wird. Die anisotrope Ätzung ergibt eine wesentliche Hinterschneidung der Maske zur Schaffung abgeschrägter Kanten, welche an dem leitenden Element ungeätzt bleiben und das erste leitende Muster bilden. &emä£ !ig. 2 weist der Querschnitt des leitenden Elementes eine betont trapezförmige Gestalt auf, obgleich an den Ecken eine gewisse Abrundung vorliegen kann.
Danach wird die Maske in normaler Weise entfernt\ eine Schicht aus Isoliermaterial, welches typischerwoise aus Siliziumdioxid bestehen kann, wird über der Oberfläche des Wafers abgesetzt, um das leitende Muster zu überdecken und die Bildung eines zweiten leitenden Musters isoliert von dem ersten Muster zu ermöglichen. Die Anwendung abgeschrägter Kanten für das leitende Element, welches das erste leitende Muster bildet, ermöglicht, daß diese Schicht aus Isoliermaterial gleichförmiger über dem leitenden Element niedergeschlagen werden kann.
In einigen Fällen kann es vorteilhaft sein, die Isolierschicht durch an Ort und Stelle erfolgende Umwandlung eines oberen Abschnittes des leitenden Musters zu bilden. Wenn beispielsweise das erste Muster aus Silizium gebildet ist, kann eine Aufheizung in einer oxidierenden Atmosphäre in der üblichen
109882/1712
»AP AL
Weise verwendet werden, um eine isolierende Schicht darüber auszubilden. In diesem Pail, ist die abgeschrägte Kante für die nachfolgende Verarbeitung vorteilhaft* Insbesondere wird das folgende gleichförmige Absetzen der Ä'tzgrundschicht erleichtert, die normalerweise verwendet wird, um die Formgebung der isolierten Schicht über der ersten Metallisierungsschicht zu steuern und die Wahrscheinlichkeit von Defekten in der Überlappung oder dem Überkreuzungsber^ich zu reduzieren*
Danach muß das zweite Niveau des gewünschten leitenden Musters hergestellt werden.
Wenn dieses Muster eine elektrische Verbindung zu dem Halbleiterwafer haben soll, sei es galvanisch oder kapazitiv, so werden zuerst entsprechende Öffnungen oder Verdünnungen der isolierenden Schichten über dem Wafer an den zur Verbindung gewünschten Bereichen vorgesehen. Dies kann mit Vorteil durch Anwendung üblicher photolithographischer Verfahren geschehen und ist nachfolgend nicht in Einzelheiten erläutert.
Nachdem die entsprechenden Öffnungen angebracht wurden, erfolgt das Absetzen ein^r vorteilhafterweise stetigen leitenden Schicht, Wenn das gewünschte Zwischenverbindungsmustur eine andere Überlappung oder Überkreuzung der leitenden Elemente über dem zweiten Muster erfordert, so kann die Schicht mit Vorteil von der Art sein, welche anfänglich zur Herstellung des ersten leitenden Musters abgesetzt wird. Wenn es jedoch unnötig ist, zusätzliche Überkreuzungs- oder Überlappungsmuster herzustellen, kann dieses zweite leitende Muster in üblicher Weise unter Verwendung normaler Stoffe hergestellt werden. Danach werden in jedem Pail übliche photolithographische Verfahren verwendet, um überschüssiges Material von dieser zweiten stetigen Schicht zu entfern- nen und das gewünschte leitend«? Muster 25 zu belassen, welches von dem ersten leitenden Muster 24 durch eine Isolierschicht 26 gemäß Pig, 5 isoliert ist. Im Interesse der Vereinfachung ist das volle Ausmaß der Isolierschicht 26 nicht veranschaulicht.
- 10 109882/1712
Die Erfindung ist anwendbar auf die Bildung eines leitenden Weges, welcher nicht völlig ein darunterliegendes leitendes Element überkreuzt sondern lediglich überlappt, obgleich eine elektrische Isolation aufrechterhalten wird. Dieser Pail entsteht typisch dort, wo es vorteilhaft ist, getrennte Verbindungen entweder direkt oder kapazitiv zu zwei in dichtem Abstand gelegene Bereiche eines Halbleiterwafers herzustellen, wie dies beispielsweise bei gewissen !Formen isolierter Tastfeldeffekttransistoren oder ladungsgekoppelter Baueinheiten der Fall ist.
Die Grundlagen der Erfindung können auf jede Porm einer Mikroschaltung ausgedehnt werden, einschließlich vielschichtiger Zwischenverbindungsmuster, beispielsweise Dünn- und Dickfilmschaltungen, einschließlich einfacher Widerstände und Kapazitäten sowie furisfcioneller Schaltungen, beispielsweise ladungsgekoppelter Baueinheiten, einschließlich in erster linie kapazitiver Verbindungen zu einem Halbleiterwafer. Die Erfindung kann sogar auf magnetische Mikrοschaltungen angewendet werden, wenn sich die Notwendigkeit für Vielsehieht-Zwischenverbindungen ergibt.
Eine breite Vielzahl von Aufeinanderfolgen von Verfahrensschritten kann vorgesehen werden, ohne vom Erfindungsgedanken abzuweichen, dessen wesentliches Merkmal in der Ausbildung eines im wesentlichen trapezförmigen Querschnittes eines leitenden Elementes in entsprechender Weise besteht, welches teilweise zusammen mit einem anderen leitenden Element verläuft, während eine wesentliche elektrische Isolation aufrechterhalten wird.
-.«.-- »AD ORIGINAL
109882/1712

Claims (7)

Ans ρ r ü c h e
1. Vorfahren zur Herstellung eines Zwischenverbindungsmusters auf einem elektrischen Element, das zumindest zwei elektrisch isolierte, ;jedoch übereinanderliegende leitende Muster umfaßt, dadurch gekennzeichnet, daß das untere leitende Muster (24) zu Beginn aus einem Material hergestellt wird, welches in seiner Dickenrichtung langsamer als in der Richtung senkrecht hierzu ätzbar ist und nach der Ätzung das gewünschte leitende Muster bildet, wobei das leitende Element (11A) dieses Musters mit einem betont trapezförmigen Querschnitt versehen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das untere leitende Muster aus einer binären Legierung besteht, deren Zusammensätzung sich mit der Dicke der Schicht ändert, um eine anisotrope Ätzgeschwindigkeit einzustellen.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das untere leitende Muster polykristallin ist und daß die G-itterfehlordnung sich mit der Dicke ändert, um eine anisotrope Ätzgeschwindigkeit einzustellen.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das .untere leitende Muster aus einem polykristallinen Halbleitermaterial besteht, bei welchem die Leitfähigkeit sich mit der Dicke ändert, um eine anisotrope Ätzgeschwindigkeit einzustellen.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Element ein oxidbeschichtetes Siliziumkristall-Unterlagematerial ist und das untere leitende Muster aus einem polykristallinen Silizium besteht.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ätzgeschvindi^kuit auf einen solchen Wert eingestellt wird, daß der Winkel O, welcher durch entgegengesetzte Seiten des geätz-
109882/1712 L
ten leitenden Elementes (f1A) sowie die Unterfläche einer Ätzmaske (13A) festgelegt ist, nicht größer als 30 ist«
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß an einem Überkreuzungspunkt der leitenden Elemente entsprechender Muster (24# 25) eine Isolierschicht (26) zumindest über der freiliegenden Fläche und den geätzten Seiten des unteren leitenden Elementes ausgebildet wird.
109882/1712
DE2132099A 1970-06-29 1971-06-28 Verfahren zur Herstellung eines Musters sich kreuzender oder überlappender elektrisch leitender Verbindungen Expired DE2132099C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US5078070A 1970-06-29 1970-06-29

Publications (3)

Publication Number Publication Date
DE2132099A1 true DE2132099A1 (de) 1972-01-05
DE2132099B2 DE2132099B2 (de) 1979-10-11
DE2132099C3 DE2132099C3 (de) 1983-12-01

Family

ID=21967382

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2132099A Expired DE2132099C3 (de) 1970-06-29 1971-06-28 Verfahren zur Herstellung eines Musters sich kreuzender oder überlappender elektrisch leitender Verbindungen

Country Status (9)

Country Link
US (1) US3675319A (de)
JP (1) JPS557018B1 (de)
BE (1) BE768899A (de)
CA (1) CA922425A (de)
DE (1) DE2132099C3 (de)
FR (1) FR2096566B1 (de)
GB (1) GB1348731A (de)
NL (1) NL174413C (de)
SE (1) SE373983B (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3936331A (en) * 1974-04-01 1976-02-03 Fairchild Camera And Instrument Corporation Process for forming sloped topography contact areas between polycrystalline silicon and single-crystal silicon
GB1501114A (en) * 1974-04-25 1978-02-15 Rca Corp Method of making a semiconductor device
US4181564A (en) * 1978-04-24 1980-01-01 Bell Telephone Laboratories, Incorporated Fabrication of patterned silicon nitride insulating layers having gently sloping sidewalls
US4354309A (en) * 1978-12-29 1982-10-19 International Business Machines Corp. Method of manufacturing a metal-insulator-semiconductor device utilizing a graded deposition of polycrystalline silicon
US5285571A (en) * 1992-10-13 1994-02-15 General Electric Company Method for extending an electrical conductor over an edge of an HDI substrate
DE19649972C2 (de) * 1996-11-22 2002-11-07 Siemens Ag Verfahren zur Herstellung eines Leitungssatzes für Kraftfahrzeuge
US20140264340A1 (en) * 2013-03-14 2014-09-18 Sandia Corporation Reversible hybridization of large surface area array electronics
US9905471B2 (en) * 2016-04-28 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method forming trenches with different depths

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1564896A1 (de) * 1966-08-30 1970-01-08 Telefunken Patent Halbleiteranordnung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3260634A (en) * 1961-02-17 1966-07-12 Motorola Inc Method of etching a semiconductor wafer to provide tapered dice
NL285523A (de) * 1961-11-24
FR1379429A (fr) * 1963-01-31 1964-11-20 Motorola Inc Procédé d'isolement électrique pour circuits miniaturisés
BE758160A (fr) * 1969-10-31 1971-04-01 Fairchild Camera Instr Co Structure metallique a couches multiples et procede de fabrication d'une telle structure
JPS563951B2 (de) * 1973-05-15 1981-01-28

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1564896A1 (de) * 1966-08-30 1970-01-08 Telefunken Patent Halbleiteranordnung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Bell Laboratories Record, Vol. 44, Nr. 9, Okt/Nov. 1966, S. 315, 316 *
IEEE Spectrum, Okt, 1969, S. 28-35 *

Also Published As

Publication number Publication date
NL174413B (nl) 1984-01-02
NL7108656A (de) 1971-12-31
US3675319A (en) 1972-07-11
DE2132099B2 (de) 1979-10-11
FR2096566A1 (de) 1972-02-18
GB1348731A (en) 1974-03-20
CA922425A (en) 1973-03-06
BE768899A (fr) 1971-11-03
DE2132099C3 (de) 1983-12-01
FR2096566B1 (de) 1975-02-07
NL174413C (nl) 1984-06-01
JPS557018B1 (de) 1980-02-21
SE373983B (de) 1975-02-17

Similar Documents

Publication Publication Date Title
EP0001100B1 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE2646308C3 (de) Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten
DE3834241C2 (de) Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung
DE2229457A1 (de) Verfahren zur herstellung eines halbleiterbauelementes
EP0002185A1 (de) Verfahren zum Herstellen einer Verbindung zwischen zwei sich kreuzenden, auf der Oberfläche eines Substrats verlaufenden Leiterzügen
DE3241895A1 (de) Verfahren zur passivierung der oberflaeche eines halbleiterbauteils
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE2313219B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE1789106A1 (de) Halbleiteranordnung
DE1930669A1 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE2517690A1 (de) Verfahren zum herstellen eines halbleiterbauteils
EP0012220A1 (de) Verfahren zur Herstellung eines Schottky-Kontakts mit selbstjustierter Schutzringzone
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE2439300A1 (de) Verfahren zum aetzen abgeschraegter raender, insbesondere an siliziumoxidschichten
DE10002121B4 (de) Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten
DE2713532A1 (de) Verfahren zur herstellung von ober- und unterhalb einer erdungsebene, die sich auf einer seite eines substrats befindet, verlaufenden verdrahtungen
DE2740757C2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2132034A1 (de) Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern
DE2132099A1 (de) Verfahren zur Zwischenverbindung elektrischer Baueinheiten
DE2645014A1 (de) Verfahren zur herstellung einer integrierten mos-schaltungsstruktur mit doppelten schichten aus polykristallinem silizium auf einem silizium-substrat
DE3544539A1 (de) Halbleiteranordnung mit metallisierungsbahnen verschiedener staerke sowie verfahren zu deren herstellung
DE1589890A1 (de) Halbleiterelement mit Isolierueberzuegen und Verfahren zu seiner Herstellung
DE2516393A1 (de) Verfahren zum herstellen von metall- oxyd-halbleiter-schaltungen

Legal Events

Date Code Title Description
OD Request for examination
8225 Change of the main classification

Ipc: H05K 3/46

8226 Change of the secondary classification

Ipc: H05K 3/10

8281 Inventor (new situation)

Free format text: SMITH, GEORGE ELWOOD, MURRAY HILL, N.J., US

C3 Grant after two publication steps (3rd publication)