DE2439300A1 - Verfahren zum aetzen abgeschraegter raender, insbesondere an siliziumoxidschichten - Google Patents

Verfahren zum aetzen abgeschraegter raender, insbesondere an siliziumoxidschichten

Info

Publication number
DE2439300A1
DE2439300A1 DE2439300A DE2439300A DE2439300A1 DE 2439300 A1 DE2439300 A1 DE 2439300A1 DE 2439300 A DE2439300 A DE 2439300A DE 2439300 A DE2439300 A DE 2439300A DE 2439300 A1 DE2439300 A1 DE 2439300A1
Authority
DE
Germany
Prior art keywords
etching
layer
solution
component
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2439300A
Other languages
English (en)
Other versions
DE2439300C2 (de
Inventor
Edward John Ham
Ralph Robert Soden
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE2439300A1 publication Critical patent/DE2439300A1/de
Application granted granted Critical
Publication of DE2439300C2 publication Critical patent/DE2439300C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H01L23/4855Overhang structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/978Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Weting (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Dipl.-Ing. H. Sauerland · Dr.-Ing. Π. König . Dipl.-Ing. K. Bergen Patentanwälte · 4ooo Düsseldorf 30 ■ Cecilienallee ve ■ Telefon 432732
14. August 1974 29 518 B
RCA Corporation, 30 Rockefeiler Plaza,
New York, N.Y. 10020 (V.St.A.)
"Verfahren zum Ätzen abgeschrägter Ränder, insbesondere an Siliziumoxidschichten"
Die Erfindung betrifft ein Verfahren zum Ätzen eines abgeschrägten Randes oder einer abgeschrägten Kante an einer dielektrischen Schicht, beispielsweise Siliziumoxid. Insbesondere betrifft die Erfindung ein Verfahren zum Abätzen eines vorbestimmten Teils einer dielektrischen Schicht, beispielsweise Siliziumoxid, von einem Siliziumkörper und zum Abschrägen der Ränder der verbleibenden, dem vorbestimmten Teil begrenzenden Schicht. Das erfindungsgemäße Verfahren ist insbesondere bei der Herstellung von integrierten Halbleiter-Mikroschaltungsbauelementen mit Vorteil anwendbar.
Bei der Herstellung elektronischer Bauteile, beispielsweise monolithischer integrierter Schaltungen in Silizium, wird eine Reihe von fotolithografischen Verfahrensschritten angewandt. Die Prozeßbedingungen und die verwendeten Materialien bestimmen die Konturen der Ränder der fotolithografisch begrenzten Strukturen. Für bestimmte Anwendungsfälle können sehr steile Ränder erforderlich sein, jedoch sind üblicherweise allmählich ansteigende Konturen erwünscht. Dies ist insbesondere dann der Fall, wenn eine
6 da 509810/0745
nachfolgend niedergeschlagene Dünnfilm-Metallschicht eine zuvor formbegrenzte Schicht überdecken soll, oder wenn starke elektrische Felder vermieden werden müssen.
Durch das Fehlen von abgeschrägten Begrenzungskanten bei fotolithografisch begrenzten Anordnungen verursachte Defekte von Bauteilen treten hauptsächlich infolge von Unterbrechungen in im Vakuum niedergeschlagenen Metallschichten auf, wenn sie über steile (90°) Stufen in einer dielektrischen Schicht, beispielsweise aus Siliziumoxid, hinwegverlaufen. Teilweise Metallunterbrechungen oder Dickenverringerungen eines Leiters können einen erhöhten Serienwiderstand des Leiters, eine erhöhte Anfälligkeit gegen Versagen infolge von Temperaturänderungen und ein sofortiges oder verzögertes Versagen des Bauteils nach Anlegen von Betriebsspannungen verursachen.
Zur Herstellung einer Abschrägung an einer dielektrischen Schicht wurde bereits ein Zwei-Schichten-Ätzverfahren vorgeschlagen. Bei diesem bekannten Verfahren wird eine schneller, ätzbare Schicht über einer langsamer ätzbaren, abzuschrägenden Schicht aufgebracht. Die obere Schicht, d.h. die "Abschrägungs-Steuer-Schicht", und die Zusammensetzung des Ätzmittels werden so gewählt, daß eine allmähliche Abschrägung erzeugt wird, deren Größe hauptsächlich vom Verhältnis der Ätzgeschwindigkeit der oberen "Abschrägungs-Steuer-Schicht" zur Ätzgeschwindigkeit der unteren Schicht abhängig ist. Das bekannte Verfahren ist für gewisse Anwendungsfälle geeignet, jedoch haben Abschrägungs-Steuer-Schichten, die mit einer erheblich höheren Ätzrate als die untere, abzuschrägende Schicht ätzbar sind, die Tendenz, scharfkantige, nahezu senkrechte oder sogar ausgenommene Stufen zu bilden. Außerdem können bei diesem Verfahren die Betriebssicherheit beeinträchtigende Probleme, beispielsweise Mikrorisse,
509810/0745
auftreteten, wenn nicht die obere "Abschrägungs-Steuer-Schicht" entfernt wird, bevor nachfolgend weitere Schichten niedergeschlagen werden.
Demgegenüber liegt der Erfindung die Aufgabe zugrunde, die Möglichkeit zum Ätzen einer Schicht aus dielektrischem Material, beispielsweise Siliziumoxid, derart vorzuschlagen, daß eine abgeschrägte Kante erzeugbar ist, ohne daß eine zusätzliche, schnellere ätzbare "Abschrägung s-Steuer-Schicht" verwendet werden muß,
Das erfindungsgemäße Verfahren zum Abätzen eines vorbestimmten Teils einer dielektrischen Schicht, beispielsweise aus Siliziumoxid, und zum Abschrägen des Randes des verbleibenden, dem vorbestimmten Teil begrenzenden Teils, besteht darin, daß der vorbestimmte Teil der dielektrischen Schicht mittels einer auf deren Oberfläche aufgebrachten Fotolackschicht begrenzt wird, worauf der vorbestimmte Teil der dielektrischen Schicht mit einer Lösung abgeätzt wird, die ein Ätzmittel für die dielektrische Schicht und einen Bestandteil zum Abheben des Randes der Potolackschicht von der Zwischenfläche zwischen dem Fotolack und der dielektrischen Schicht an der Begrenzung des vorbestimmten Abschnitts enthält.
Das erfindungsgemäße Verfahren wird nachstehend in Verbindung mit der Zeichnung näher erläutert, und zwar zeigen:
Fig. 1 bis 4 Teilschnittansichten eines Halbleiter-Bauteils, mit denen verschiedene Bearbeitungsschritte des erfindungsgemäßen Verfahrens veranschaulicht sind.
Im folgenden wird auf Fig. 1 bezug genommen, in der ein Teilabschnitt eines Halbleiter-Bauteils 10, beispiels-
509810/0745
weise ein Abschnitt einer monolithischen intergrierten Schaltung gezeigt ist. Das Bauteil 10 weist ein Substrat 12, beispielsweise einen Körper oder ein Scheibchen aus Silizium auf, in dem im Anschluß an eine Oberfläche 16 eine dotierte Zone 14 vorgesehen ist. Wenn das Substrat 12 beispielsweise aus p-leitendem Silizium besteht, kann die dotierte Zone 14 η-leitend sein.
Eine dielektrische Schicht 18, die im wesentlichen aus Siliziumdioxid bestehen kann, ist auf der Oberfläche 16 des Substrats 12 niedergeschlagen und bedeckt die dotierte Zone 14. Die Dicke der Siliziumoxid-Schicht 18 beträgt etwa 10.000 Ä, jedoch ist diese Dicke nicht kritisch.
Mit dem erfindungsgemäßen Verfahren soll erreicht werden, daß die dotierte Zone 14 an der Oberfläche 16 durch eine abgeschrägte Kante der dielektrischen Schicht 18 begrenzt wird, so daß es möglich ist, einen guten elektrischen Anschluß zwischen einem auf der dielektrischen Schicht 18 und der dotierten Zone 14 aufgebrachten Leiter herzustellen. Um dies zu erreichen, wird eine Fotolack-Schicht 20 auf der äußeren Oberfläche 22 der Siliziumoxid-Schicht 18 aufgebracht, so daß die Oberfläche die Zwischenfläche zwischen dem Fotolack und der Siliziumoxid-Schicht 18 darstellt. Die Fotolack-Schicht 20 besteht vorzugsweise aus einem negativen Fotolack, beispielsweise KTFR (Kodak thin-film resist) und wird in aus der Halbleiterherstellung bekannter Weise aufgebracht. Die Siliziumoxid-Schicht 18 sollte vorzugsweise verdichtet werden, was beispielsweise durch ein bekanntes 20-minUtiges Erhitzen in Sauerstoff bei 1000°C erfolgen kann, bevor die Fotolack-Schicht 20 aufgebracht wird, wodurch eine gute Haftung zwischen den Schichten 20 und 18 sichergeetellt wird. Diese Verdichtung verringert die vom Siliziumoxid erzeugte Kapazität und führt außerdem zu einem besse-
509810/0745
ren Anhaften des Fotolacks am Siliziumoxid.
Die Fotolack-Schicht 20 wird dann auf bekannte Weise belichtet und entwickelt, so daB die Oberfläche eines vorbestimmten Teils 24 der Siliziumoxid-Schicht 18 begrenzt wird, wie dies in Fig. 2 gezeigt ist. Der vorbestimmte Teil 24 wird dann nach dem erfindungsgemäßen Verfahren abgeätzt und die dotierte Zone ist durch eine abgeschrägte Kante der Siliziumoxid-Schicht 18 begrenzt.
Die entwickelte Fotolack-Schicht 20 wird vor dem Abätzen des vorbestimmten Teils 24 der Siliziumoxid-Schicht 18 bei einer Temperatur von etwa 950C bis 1050C ungefähr 28 bis 32 Minuten lang gebrannt. Der Teil 24 sollte außerdem innerhalb eines Zeitraums von 30 Minuten nach dem erwähnten Brennen der Fotolack-Schicht 20 geätzt werden, um eine gute (gesteuerte) Haftung der Fotolack-Schicht 20 während des Ätzens sicherzustellen. Wenn der vorbestimmte Teil 24 in bekannter Weise nur mit einem konventionellen Ätzmittel für Siliziumoxid, beispielsweise einer gepufferten HF-Lösung geätzt würde, würde die dotierte Zone 14 von steilen, nahezu senkrechten Kanten der Siliziumoxid-Schicht 18 begrenzt sein, wobei diese steilen senkrechten Kanten in Fig. 2 durch gestrichelte Linien 26 schematisch veranschaulicht sind.
Nach dem erfindungsgemäßen Verfahren wird die Slliziumoxid-Schlcht 18 mit einer zusammengesetzten oder Mehrkomponenten-Lösung geätzt, die sowohl ein Atzmittel für die dielektrische Schicht 18 als auch eine d«n Fotolack . abhebende Komponente enthält, um den Rand der Fotolack-Schicht 20 an der Zwischenfläche 22 zwischen dem Fotolack und der dielektrischen Siliziumoxid-Schioht 18 abzuheben. Das Ätzmittel für die Siliziumoxid-Schicht kann eine bekannte gepufferte HF-Ätzlösung mit 4 Volumenteilen Fluorwasserstoffsäure (49# Lösung) und 6 1/4
509810/0745
Volumenteilen Ammoniumfluorid (40# Lösung) sein, und die . lackabhebende Komponente zum Abheben des Randes der Fotolack-Schicht 20 lediglich entlang der Zwischenfläche 22 zwischen der Fotolack-Schicht 20 und dar Siliziumoxid-Schicht 18 ist eine Säure, beispielsweise Salpetersäure, Phosphorsäure oder Essigsäure. Die Menge der lackabhebenden Komponente in der zusammengesetzten Lösung ist von der für den Ätzvorgang gewählten Temperatur abhängig.
Die Größe der Abschrägung (des mit der Horizontalen gebildeten Winkels) der Begrenzungskanten der Siliziumoxid-Schicht 18 wird durch die Konzentration der lackabhebenden Säurekomponente der zusammengesetzten Lösung, die Temperatur, bei welcher die Ätzung erfolgt, und die Ätzdauer bestimmt.
Geeignet abgeschrägte Ränder im Siliziumoxid haben einen Winkel zwischen 30° und 60° zur Horizontalen. Spezielle Verfahren zur Bildung solcher abgeschrägter Ränder sind in den folgenden Beispielen beschrieben:
Beispiel 1
Eine der in Fig. 1 gezeigten Siliziumoxid-Schicht entsprechende Schicht mit einer Dicke von etwa 10.000 & wird mit einem negativen Fotolack (KTFR) beschichtet. Der Fotolack wird belichtet und entwickelt, so daß ein vorbeetimmter Teil der Siliziumoxid-Schicht in der in Fig. 2 gezeigten ¥·**· begrenzt ist. Der Fotolack wird dann bei 100 ί 5°C 30 ± 2 Minuten lang erhitzt oder gebrannt. Der Fotolack wird auf wenigstens 260C abgekühlt und der vorbtstinmte Teil wird innerhalb von 30 Minuten nach der er wähnten Erhitzung geätzt. Der vorbestimmte Teil wird mit einer Mehrkomponenten-Lösung behandelt, die eine gepufferte Xtzlösung aus 29 Volumenteilen Ammoniumfluorid (4096 Lösung),
509810/0745
-7- 2A39300
4 Volumenteilen Fluorwasserstoffsäure (49% Lösung) und eine .lackabhebende Komponente von 15»5 Volumenteilen Eis-Essig enthält. Das Ätzen wird bei 26,5 - 0,50C für 10 Minuten durchgeführt. Anschließend wird die Siliziumoxid-Schicht mit entionisiertem Wasser abgespült und getrocknet durch 3-minütiges Zentrifugieren mit einer Geschwindigkeit von 2200 ί 200 UPM. Die bei diesem Ausführungsbeispiel erzeugte Abschrägung der Siliziumoxid-Kante weist eine Neigung von etwa 40° zur Horizontalen auf.
Beispiel 2
Eine Siliziumoxid-Schicht 18 mit einer Dicke von 10.000 Ä wird in der in Verbindung mit Beispiel 1 beschriebenen Weise vorbereitet und bei 40° C 5 Minuten lang mit einer Lösung geätzt, die eine mit NH^F gepufferte HF-Lösung zum Ätzen des Siliziumoxids und eine lackabhebende Komponente mit 5 Vol.-% Schwefelsäure enthält. Der prozentuale Anteil der Schwefelsäure kann von 3 bis 7 Vol.-96 der zusammengesetzten. Lösung vaiieren und die Ätzzeit kann zwischen 3 bis 7 Minuten liegen. Je höher der prozentuale Anteil von Schwefelsäure und je langer die Ätzzeit ist, eine desto größere Abschrägung wird erreicht, d.h. der Winkel der sich ergebenden abgeschrägten Kante mit der Horizontalen wird umso kleiner. Die Ätztemperatur kann im vorliegenden und den folgenden Beispielen auf etwa 25°C gesenkt werden, jedoch vergrößert eine solche Absenkung die Ätzdauer und die Abschrägung.
Beispiel 3
Eine entsprechend dem Ausführungsbeispiel 1 hergestellte 10.000 £ dicke Schicht aus Siliziumoxid wird mit einer NH^F gepufferten HF-Lösung und 10 Vol.-S Essigsäure 7,5 Minuten lang bei 40°C geätzt. Der prozentuale Anteil der
509810/0745
Essigsäure kann zwischen 5 bis 15 Vol.-% der Lösung liegen und die Ätzzeit kann zwischen 5 und 10 Minuten variieren.
Beispiel 4
Eine entsprechend dem Ausführungsbeispiel 1 hergestellte Siliziumoxid-Schicht mit einer Dicke von etwa 10.000 i wird mit einer Lösung aus einem NH^F gepufferten HF-Ätzmittel und 10 Vol.-% Phosphorsäure 4 Minuten lang bei 400C geätzt. Der Anteil von Phosphorsäure kann zwischen 5 und 15 V0I.-96 der Lösung und die Ätzzeit zwischen 2,5 und 5 Minuten variieren.
Beispiel 5
Eine gemäß Ausführungsbeispiel 1 hergestellte Schicht 18 aus Siliziumoxid mit einer Dicke von etwa 10*000 S wird 5 Minuten lang bei 400C mit einer Lösung geätzt, die sich aus einer NH^F gepufferten HF-Lösung und 10 V0I.-96 Salpetersäure zusammensetzt. Der Gehalt an Salpetersäure kann zwischen 5 bis 15 Vol.-% der Lösung und die Ätzzeit zwischen 2,5 und 7,5 Minuten variieren.
Im folgenden wird auf Fig. 3 bezug genommen, aus der hervorgeht, daß der vorbestimmte Teil 24 der Siliziumoxid-Schicht 18 mittels des erfindungsgemäßen Verfahrens abgeätzt ist, wobei die datierte Zone 14 von abgeschrägten Kanten 28 begrenzt wird, Die Fotolack-Schicht 20 wird dann in bekannter Weise mittels einer geeigneten Lösung von der Siliziumoxid-Schicht 18 entfernt. Nunmehr kann ein elektrischer Anschluß an der dotierten Zone 14 hergestellt werden.
In Fig. 4 ist eine Schicht 30 aus Metall, beispielsweise
509810/0745
ein Aluminiumleiter, gezeigt, der in bekannter Weise auf der Oberfläche 22 der Siliziumoxid-Schictit 18 und der Oberfläche der dotierten Zone 14 niedergeschlagen sein kann. Die abgeschrägten Kanten 28 der Siliziumoxid-Schicht 18 begrenzen die dotierte Zone 14, so daß die durch Niederschlagen aus der Dampfphase erzeugte Metallschicht insgesamt eine im wesentlichen gleichförmige Dicke aufweisen kann. Das Fehlen einer steilen (90°) Stufe und/ oder ausgenommener Abschnitte in den Begrenzungskanten des geätzten Siliziumoxid verhindert die Möglichkeit des Entstehens von Zonen hohen spezifischen Widerstands und/oder von Unterbrechungen der niedergeschlagenen Metallschicht 30, die bei Fehlen der abgeschrägten Kanten 28 der Siliziumoxid-Schicht 18 auftreten würden.
Für die Durchführung des erfindungsgemäßen Verfahrens ist es wichtig, eine gute Haftung des Fotolacks an der Oberfläche^ der dielektrischen Schicht zu erhalten,, so daß die Fotolack-Schicht während des Ätzangriffs nur entlang ihres Randes abgehoben ist. Die Funktion der Säurekomponente relativ niedriger Konzentration in der gepufferten Ätzlösung besteht darin, nur die Ränder der Fotolack-Schicht an der Zwischenfläche zwischen dem Fotolack und der dielektrischen Schicht in steuerbarer Weise anzuheben. Schlechte Haftung und/oder ein vollständiges Abheben der Fotolack-Schicht ist unerwünscht und muß beim erfindungsgemäßen Verfahren vermieden werden.
509810/0745

Claims (6)

  1. RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)
    Patentansprüche;
    Verfahren zum Abätzen eines vorbestimmten Teils und zum Abschrägen des Randes des verbleibenden, den vorbestimmten Teil begrenzenden Teils einer dielektrischen Schicht, wobei der vorbestimmte Teil der dielektrischen Schicht mittels einer auf deren Oberfläche aufgebrachten Fotolack-Schicht begrenzt wird, dadurch gekennzeichnet , daß der vorbestimmte Teil der dielektrischen Schicht mit einer Mehrkomponenten-Lösung abgeätzt wird, die ein. Ätzmittel für die dielektrische Schicht und einen lackabhebenden Bestandteil enthält, der den Rand der Fotolack-Schicht entlang der Begrenzung des vorbestimmten Teils der dielektrischen Schicht abhebt.
  2. 2. Verfahren nach Anspruch 1, dadurch g e -
    k ein η ζ e A c h η e t, daß der Fotolack höchstens 30 Minuten vor dem Abätzen des vorbestimmten Teils erhitzt wird, daß die dielektrische Schicht aus Siliziumoxid befefceht, und daß das zusammengesetzte Ätzmittel 25 Volumenanteile Ammoniumfluorid (40% Lösung) und etwa 4 Volumenanteile Fluorwasserstoffsäure (49% Lösung) enthält.
  3. 3. Verfahren nach Anspruch 2, dadurch g ekennzeichnet , daß die lackabhebende Komponente zwischen etwa 3 und 7 Vol.-tf Schwefelsäure, bzogen auf die
    509810/0745
    Mehrkomponenten-Lösung, aufweist, und daß das Ätzen bei 400C durchgeführt wird.
  4. 4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als lackabhebende Komponente 5 bis 15 Vol.-96 Essigsäure, bezogen auf die Mehrkomponenten-Lösung, gewählt wird, und daß das Ätzen bei etwa 400C durchgeführt wird.
  5. 5. Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß als lackabhebende Komponente 5 bis 15 Vol.-96 Phosphorsäure, bezogen auf die Mehrkomponenten-Lösung, gewählt wird, und daß das Ätzen bei etwa 4O0C durchgeführt wird.
  6. 6. Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß als lackabhebende Komponente zwischen 5 und 15 V0I.-96 Salpetersäure, bezogen auf die Mehrkomponenten-Lösung, gewählt wird, und daß das Ätzen bei etwa 400C durchgeführt wird.
    50981 0/0745
    Leerseite
DE2439300A 1973-08-20 1974-08-16 "Verfahren zum Abätzen eines vorbestimmten Teils einer Siliziumoxidschicht" Expired DE2439300C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US00389718A US3839111A (en) 1973-08-20 1973-08-20 Method of etching silicon oxide to produce a tapered edge thereon

Publications (2)

Publication Number Publication Date
DE2439300A1 true DE2439300A1 (de) 1975-03-06
DE2439300C2 DE2439300C2 (de) 1982-06-24

Family

ID=23539436

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2439300A Expired DE2439300C2 (de) 1973-08-20 1974-08-16 "Verfahren zum Abätzen eines vorbestimmten Teils einer Siliziumoxidschicht"

Country Status (13)

Country Link
US (1) US3839111A (de)
JP (1) JPS5633858B2 (de)
BE (1) BE818991A (de)
BR (1) BR7406683D0 (de)
CA (1) CA1031250A (de)
DE (1) DE2439300C2 (de)
FR (1) FR2241876B1 (de)
GB (1) GB1445659A (de)
IN (1) IN139623B (de)
IT (1) IT1022509B (de)
NL (1) NL7410810A (de)
SE (1) SE389427B (de)
YU (1) YU40106B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2804602A1 (de) * 1977-02-15 1978-08-17 Philips Nv Verfahren zur bildung einer elektrisch isolierenden schicht auf einem substrat mit einem metallmuster fuer eine integrierte schaltung

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2359511A1 (de) * 1973-11-29 1975-06-05 Siemens Ag Verfahren zum lokalisierten aetzen von siliciumkristallen
DE2432719B2 (de) * 1974-07-08 1977-06-02 Siemens AG, 1000 Berlin und 8000 München Verfahren zum erzeugen von feinen strukturen aus aufdampfbaren materialien auf einer unterlage und anwendung des verfahrens
NL7607298A (nl) * 1976-07-02 1978-01-04 Philips Nv Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd volgens de werkwijze.
US4052253A (en) * 1976-09-27 1977-10-04 Motorola, Inc. Semiconductor-oxide etchant
DE2658124C3 (de) * 1976-12-22 1982-05-06 Dynamit Nobel Ag, 5210 Troisdorf Verfahren zur Herstellung von Elektroschmelzkorund
JPS55163860A (en) * 1979-06-06 1980-12-20 Toshiba Corp Manufacture of semiconductor device
US4351698A (en) * 1981-10-16 1982-09-28 Memorex Corporation Variable sloped etching of thin film heads
JPS5898934A (ja) * 1981-12-08 1983-06-13 Matsushita Electronics Corp 半導体装置の製造方法
JPS58216445A (ja) * 1982-06-10 1983-12-16 Nec Corp 半導体装置およびその製造方法
US4698132A (en) * 1986-09-30 1987-10-06 Rca Corporation Method of forming tapered contact openings
JP2852355B2 (ja) * 1989-06-26 1999-02-03 ステラケミファ株式会社 微細加工表面処理剤
US5928969A (en) * 1996-01-22 1999-07-27 Micron Technology, Inc. Method for controlled selective polysilicon etching
WO1997036209A1 (en) * 1996-03-22 1997-10-02 Merck Patent Gmbh Solutions and processes for removal of sidewall residue after dry-etching________________________________________________________
US5876879A (en) * 1997-05-29 1999-03-02 International Business Machines Corporation Oxide layer patterned by vapor phase etching
US6074951A (en) * 1997-05-29 2000-06-13 International Business Machines Corporation Vapor phase etching of oxide masked by resist or masking material
US5838055A (en) * 1997-05-29 1998-11-17 International Business Machines Corporation Trench sidewall patterned by vapor phase etching
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
US6762132B1 (en) 2000-08-31 2004-07-13 Micron Technology, Inc. Compositions for dissolution of low-K dielectric films, and methods of use
US20050133479A1 (en) * 2003-12-19 2005-06-23 Youngner Dan W. Equipment and process for creating a custom sloped etch in a substrate
JP2007234754A (ja) * 2006-02-28 2007-09-13 Fujitsu Ltd レジストパターン形成方法及びレジストパターン形成装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3515607A (en) * 1967-06-21 1970-06-02 Western Electric Co Method of removing polymerised resist material from a substrate
US3700508A (en) * 1970-06-25 1972-10-24 Gen Instrument Corp Fabrication of integrated microcircuit devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1092740A (en) * 1966-07-15 1967-11-29 Standard Telephones Cables Ltd A method of masking the surface of a substrate
US3642528A (en) * 1968-06-05 1972-02-15 Matsushita Electronics Corp Semiconductor device and method of making same
US3772102A (en) * 1969-10-27 1973-11-13 Gen Electric Method of transferring a desired pattern in silicon to a substrate layer
US3627598A (en) * 1970-02-05 1971-12-14 Fairchild Camera Instr Co Nitride passivation of mesa transistors by phosphovapox lifting

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3515607A (en) * 1967-06-21 1970-06-02 Western Electric Co Method of removing polymerised resist material from a substrate
US3700508A (en) * 1970-06-25 1972-10-24 Gen Instrument Corp Fabrication of integrated microcircuit devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Solid-State Technology, Bd. 14, 1971, Nr. 6, S. 52-56 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2804602A1 (de) * 1977-02-15 1978-08-17 Philips Nv Verfahren zur bildung einer elektrisch isolierenden schicht auf einem substrat mit einem metallmuster fuer eine integrierte schaltung

Also Published As

Publication number Publication date
US3839111A (en) 1974-10-01
YU227474A (en) 1982-05-31
SE7409819L (de) 1975-02-21
NL7410810A (nl) 1975-02-24
SE389427B (sv) 1976-11-01
BE818991A (fr) 1974-12-16
FR2241876A1 (de) 1975-03-21
IT1022509B (it) 1978-04-20
DE2439300C2 (de) 1982-06-24
FR2241876B1 (de) 1978-01-27
JPS5073574A (de) 1975-06-17
BR7406683D0 (pt) 1975-06-03
JPS5633858B2 (de) 1981-08-06
AU7229374A (en) 1976-02-19
CA1031250A (en) 1978-05-16
YU40106B (en) 1985-08-31
GB1445659A (en) 1976-08-11
IN139623B (de) 1976-07-10

Similar Documents

Publication Publication Date Title
DE2439300A1 (de) Verfahren zum aetzen abgeschraegter raender, insbesondere an siliziumoxidschichten
DE2422138C2 (de) Verfahren zur Herstellung von Elektroden aus polykristallinem Silizium und Anwendung des Verfahrens
DE3340563C2 (de) Schichtkondensator und Verfahren zur Herstellung desselben
DE3241895A1 (de) Verfahren zur passivierung der oberflaeche eines halbleiterbauteils
DE2832740C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einer Mehrebenenverdrahtung
DE1930669C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
DE1640307A1 (de) Duennschichttechnik zur Herstellung integrierter Schaltungen
DE2401333A1 (de) Verfahren zur herstellung von isolierfilmen auf verbindungsschichten
EP0012220A1 (de) Verfahren zur Herstellung eines Schottky-Kontakts mit selbstjustierter Schutzringzone
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE2047799C3 (de) Mehrlagige Leiterschichten auf einem Halbleitersubstrat und Verfahren zum Herstellen derartiger mehrlagiger Leiterschichten
DE2931825C3 (de) Magnetblasen-Speichervorrichtung
EP0026376A3 (de) Verfahren zur Herstellung von integrierten Halbleiterschaltungen, insbesondere CCD-Schaltungen mit selbstjustierten, nichtüberlappenden Poly-Silizium-Elektroden
DE2514139A1 (de) Verfahren zum herstellen eines kondensators
DE2132099C3 (de) Verfahren zur Herstellung eines Musters sich kreuzender oder überlappender elektrisch leitender Verbindungen
DE2900747C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2307754A1 (de) Verfahren zur herstellung mehrschichtiger verbindungen
DE1764937C3 (de) Verfahren zur Herstellung von Isolationsschichten zwischen mehrschichtig übereinander angeordneten metallischen Leitungsverbindungen für eine Halbleiteranordnung
DE1803025A1 (de) Elektrisches Bauelement und Verfahren zu seiner Herstellung
DE2634095C2 (de) Verfahren zur Abflachung und Einebnung von Stufen auf der Oberfläche einer integrierte Schaltungen aufweisenden Halbleiterscheibe
DE2242875A1 (de) Metallisierungs- und kontaktanordnung bei monolithischen halbleiteranordnungen und verfahren zu deren herstellung
DE2402685C2 (de) Verfahren zur Herstellung von durch schmale Spalte voneinander getrennten Metallschichten auf einer Unterlage, insbesondere Elektroden für ladungsgekoppelte Übertragungselemente
DE2012080A1 (de) Verfahren zum Herstellen von dichten Metalloxidbelegungen auf Halbleiteroberflächen
DE2038361A1 (de) Verfahren zum Herstellen von Halbleiter-Anordnungen

Legal Events

Date Code Title Description
D2 Grant after examination
8339 Ceased/non-payment of the annual fee