DE102013208818A1

DE102013208818A1 - Zuverlässige Bereichsverbindungsstellen für Leistungshalbleiter

Info

Publication number: DE102013208818A1
Application number: DE102013208818A
Authority: DE
Inventors: Reinhold Bayerer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-05-15
Filing date: 2013-05-14
Publication date: 2013-11-21
Anticipated expiration: 2033-05-15
Also published as: CN103426861B; US20130307156A1; DE102013208818B4; US8823175B2; CN103426861A

Abstract

Ein Leistungshalbleitermodul weist ein elektrisch isolierendes Substrat, eine Kupfermetallisierung, die auf der ersten Seite des Substrats angeordnet ist und in einen Chipbefestigungsbereich und in mehrere Kontaktbereichen gemustert ist, und einen Halbleiterchip auf, der an dem Chipbefestigungsbereich befestigt ist. Der Chip weist einen aktiven Vorrichtungsbereich und eine oder mehrere Kupferchipmetallisierungsschichten auf, die über dem aktiven Vorrichtungsbereich angeordnet sind. Der aktive Vorrichtungsbereich ist näher an der Kupfermetallisierung angeordnet als die eine oder mehreren Kupferchipmetallisierungsschichten. Die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich angeordnet ist, weist einen Kontaktbereich auf, der sich über einen Großteil einer Seite des Chips erstreckt, die von dem Substrat weg zeigt. Das Modul weist ferner eine Kupferverbindungsmetallisierung auf, die mit dem Kontaktbereich des Chips über eine aluminiumfreie Bereichsverbindungsstelle und mit einem ersten der Kontaktbereiche der Kupfermetallisierung verbunden ist.

Description

TECHNISCHES GEBIET
Die vorliegende Anmeldung betrifft Leistungshalbleiter und insbesondere zuverlässige Bereichsverbindungsstellen für Leistungshalbleiter.
ALLGEMEINER STAND DER TECHNIK
Leistungshalbleiterchips werden üblicherweise an einer metallisierten Seite eines Substrats an der Rückseite des Chips durch eine gelötete, diffusionsweichgelötete oder gesinterte Bereichsverbindungsstelle angebracht. Die elektrischen Verbindungen werden typischerweise an der Vorderseite des Chips, die von dem Substrat weg zeigt, durch Al-Drahtbonden oder Schwer-Cu-Drahtbonden hergestellt. Doppelseitige Bereichsverbindungsstellen wurden zum Beispiel in doppelseitigen Kühlbaugruppen und älteren Thyristor- und Gleichrichtermodulausgestaltungen verwendet, bei denen Metallstecker an der Vorderseite durch Löten verbunden werden. Das Stecklötverfahren wird auch in einigen diskreten Niederspannungs-Leistungs-MOSFET-Gehäusen (metal-oxidesemiconductor field-effect transistor = Metalloxid-Halbleiterfeldeffekt-Transistoren) verwendet. Bei der sogenannten Planarverbindungstechnik weist die Struktur eine Isolierschicht auf den Trägern/Substraten und ein Leitermuster auf der Oberseite der Isolierschicht auf. Bei anderen doppelseitigen Bereichsverbindungsstellen-Ansätzen wird eine flexible Platte zum Bereitstellen eines Bereichskontakts mit der Vorderseite des Chips anstelle einer Drahtbondverbindung vorgesehen.
In jedem Fall leiden herkömmliche Bereichskontakte unter einer Diskrepanz der Wärmeausdehnung des Metalls, das mit dem Chip und dem Halbleitermaterial verbunden ist. Die Diskrepanz führt zu einer thermomechanischen Belastung der Verbindungsstellenpartner und des Grenzflächenmaterials. In jedem Fall verursacht eine hohe Belastung an den Enden der Kanten und Ecken der Bereichsverbindungsstellen eine Delaminierung. Bei gelöteten Bereichskontakten bricht die Lotschicht durch die Belastung während eines Aus- und Einschaltens oder einer Temperaturwechselbeanspruchung. Der Riss setzt sich innerhalb des Lots von der Kante zur Mitte fort. Bei einigen Planarverbindungstechniken wird Kupfer direkt auf der Chipmetallisierung gewachsen, die Al, AlSi oder AlCu oder AlCuSi sein kann. Eine Grenzflächenmetallschicht wird üblicherweise unter der zu wachsenden Kupferschicht aufgetragen. Die Grenzflächenschicht ist eher dünn und liegt im Bereich von wenigen 100 nm. Die schwache Schicht bei der Delaminierung ist die Al- oder Al-Legierungs-Chipmetallisierung. Die Risse bilde sich an den Kanten und Ecken der Al-Oberfläche und setzen sich in Richtung Mitte innerhalb der Al-Chipmetallisierungsschicht fort. In dem Falle einer gesinterten Verbindung mit der Al-Chipmetallisierung bildet sich der Riss an den Kanten und Ecken an der Oberfläche der gesinterten Schicht und setzt sich nach unten in die Al-Chipmetallisierungsschicht fort, und verbleibt in der Al-Metallisierung und setzt sich dabei in Richtung Zentrum fort. Obwohl einige herkömmliche Planarverbindungstechniken das schwache weiche Lot in dem Kontaktbereich mit dem Chip behoben haben, ist die Lebenszeit dieser Strukturen durch diese Bereichsverbindungsstelle aufgrund der Verwendung einer Standard-Al-Chipmetallisierung, die den schwächsten Teil in dem Bereichsverbindungsbereich darstellt, eingeschränkt.
KURZDARSTELLUNG
Die hierin beschriebenen Ausführungsformen stellen eine Al-freie Bereichsverbindungsstelle zwischen einer letzten Kupfermetallisierungsschicht eines Halbleiterchips und einer Kupferverbindungsmetallisierung bereit, die elektrisch die letzte Kupfermetallisierungsschicht des Chips mit einer gemusterten Kupfermetallisierung verbindet, die auf einem elektrisch isolierenden Substrat angeordnet ist. Wie hierin verwendet, bezieht sich der Ausdruck „Kupfer” auf reines Kupfer oder Kupferlegierungen wie Metalllegierungen, die Kupfer als Hauptbestandteil aufweisen. Die Kupferverbindungsmetallisierung kann zum Beispiel Teil eines anderen Substrats, einer Planarverbindungsstruktur, einer flexiblen oder steifen Platte oder eines Steckers sein, der eine Al-freie Bereichsverbindungsstelle mit der letzten Kupfermetallisierungsschicht des Chips bildet.
Gemäß einer Ausführungsform eines Leistungshalbleitermoduls umfasst das Modul ein elektrisch isolierendes Substrat, eine Kupfermetallisierung, die auf einer ersten Seite des Substrats angeordnet ist und zu einem Chipbefestigungsbereich und mehreren Kontaktbereichen ausgestaltet ist und einen Halbleiterchip, der an dem Chipbefestigungsbereich der Kupfermetallisierung befestigt ist, wobei der Chip einen aktiven Vorrichtungsbereich und einen oder mehrere Kupferchipmetallisierungsschichten aufweist, die über dem aktiven Vorrichtungsbereich angeordnet sind. Der aktive Vorrichtungsbereich ist näher an der Kupfermetallisierung angeordnet als die eine oder mehreren Kupferchipmetallisierungsschichten. Die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich angeordnet ist, weist einen Kontaktbereich auf, der sich über einen Großteil einer Seite des Chips erstreckt, die von dem Substrat weg zeigt. Das Modul umfasst ferner eine Kupferverbindungsmetallisierung, die mit dem Kontaktbereich des Chips über eine aluminiumfreie Bereichsverbindungsstelle und mit einem ersten der Kontaktbereiche der Kupfermetallisierung verbunden ist.
Gemäß einer Ausführungsform des Verfahrens für den Zusammenbau eines Leistungshalbleitermoduls umfasst das Verfahren Folgendes: Bereitstellen eines elektrisch isolierenden Substrats und einer Kupfermetallisierung, die auf einer ersten Seite des Substrats angeordnet wird und zu einem Chipbefestigungsbereich und mehreren Kontaktbereichen ausgestaltet wird; Befestigen eines Halbleiterchips an dem Chipbefestigungsbereich der Kupfermetallisierung, wobei der Chip einen aktiven Vorrichtungsbereich und eine oder mehrere Kupferchipmetallisierungsschichten umfasst, die über dem aktiven Vorrichtungsbereich angeordnet sind, wobei der aktive Vorrichtungsbereich näher an der Kupfermetallisierung angeordnet ist als die eine oder mehreren Kupferchipmetallisierungsschichten, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich angeordnet ist, einen Kontaktbereich aufweist, der sich über den Großteil einer Seite des Chips erstreckt, die von dem Substrat weg zeigt; und Verbinden einer Kupferverbindungsmetallisierung mit dem Kontaktbereich des Chips über eine aluminiumfreie Bereichsverbindungsstelle und mit einem ersten der Kontaktbereiche der Kupfermetallisierung.
Der Fachmann wird nach Lesen der folgenden ausführlichen Beschreibung und nach Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Komponenten in den Figuren sind nicht unbedingt maßstabsgetreu, wobei der Schwerpunkt stattdessen auf der Erläuterung der Prinzipien der vorliegenden Erfindung liegt. Darüber hinaus bezeichnen in den Figuren ähnliche Bezugszeichen entsprechende Teile. Es zeigen:
1 eine Querschnittsansicht eines Leistungsmoduls mit einer Al-freien Bereichsverbindungsstelle zwischen einer letzten Kupfermetallisierungsschicht eines Halbleiterchips und einer Kupferverbindungsmetallisierung, die als Teil einer Planarverbindungsstruktur implementiert ist,
2A bis 2E Querschnittsansichten des Leistungsmoduls aus 1 während unterschiedlicher Prozessschritte einer Ausführungsform eines Verfahrens zum Herstellen des Moduls,
3 eine Querschnittsansicht eines Leistungsmoduls mit einer Al-freien Bereichsverbindungsstelle zwischen einer letzten Kupfermetallisierungsschicht eines Halbleiterchips und einer Kupferverbindungsmetallisierung, die als Teil einer Planarverbindungsstruktur gemäß einer anderen Ausführungsform implementiert ist,
4 eine Querschnittsansicht eines Leistungsmoduls mit einer Al-freien Bereichsverbindungsstelle zwischen einer letzten Kupfermetallisierungsschicht eines Halbleiterchips und einer Kupferverbindungsmetallisierung, die als Teil eines Substrats implementiert ist,
5 eine Querschnittsansicht eines Leistungsmoduls mit einer Al-freien Bereichsverbindungsstelle zwischen einer letzten Kupfermetallisierungsschicht eines Halbleiterchips und einer Kupferverbindungsmetallisierung, die als Teil einer flexiblen Platte implementiert ist,
6 eine Querschnittsansicht eines Leistungsmoduls mit einer Al-freien Bereichsverbindungsstelle zwischen einer letzten Kupfermetallisierungsschicht eines Halbleiterchips und einer Kupferverbindungsmetallisierung, die als Teil eines Steckers implementiert ist.
AUSFÜHRLICHE BESCHREIBUNG
1 zeigt eine Ausführungsform eines Leistungsmoduls, das ein elektrisch isolierendes Substrat 100, eine Kupfermetallisierung 110, die auf einer ersten Seite 102 des Substrats 100 angeordnet ist und zu einem Chipbefestigungsbereich 112 und mehreren Kontaktbereichen 114 ausgestaltet ist, und einen Halbleiterchip 120 aufweist, der an dem Chipbefestigungsbereich 112 der Kupfermetallisierung 110 befestigt ist. Zur leichteren Darstellung ist ein einzelner Chip 120 in 1 dargestellt, jedoch kann das Leistungsmodul mehr als einen Chip 120 zum Bilden von zum Beispiel einer Leistungsschaltung aufweisen. Die gegenüberliegende zweite Seite 104 des Substrats 100 kann auch eine Kupfermetallisierung 130 sein, die darauf zur Befestigung von beispielsweise einem Kühlkörper (nicht dargestellt) angeordnet ist. Das Substrat 100 kann jedes/jeder geeignete Substrat oder Träger mit einer metallisierten Seite 110 sein, das/der elektrische Verbindungen mit dem Chip 120 bildet. Zum Beispiel kann das Substrat 100 ein (direct copper bonded) DCB-Substrat, ein (aktiv hartgelötetes) AMB-Substrat, eine Platte wie eine Leiterplatte mit einer metallisierten Seite, ein Leiterrahmen usw. sein.
In jedem Fall weist der Halbleiterchip 120 einen aktiven Vorrichtungsbereich 122 und eine oder mehrere Kupferchipmetallisierungsschichten 124 auf, die über dem aktiven Vorrichtungsbereich 122 angeordnet sind. Der aktive Vorrichtungsbereich 122 ist näher an der Kupfermetallisierung 110 auf dem Substrat 100 angeordnet als die eine oder mehreren Kupferchipmetallisierungsschichten 124. Die Kupferchipmetallisierungsschicht 124, die am weitesten von dem aktiven Vorrichtungsbereich 122 beabstandet ist, und die hierin auch als letzte Kupferchipmetallisierungsschicht bezeichnet wird, weist einen oder mehrere Kontaktbereiche 126 auf, die sich gemeinsam über einen Großteil einer Seite 121 des Chips 120 erstrecken, die von dem Substrat 100 weg zeigt. Eine dünne Grenzflächenmetallisierung 140 mit einer Dicke von weniger als 3 μm, z. B. einige wenige 100 nm, kann zwischen der letzten Kupferchipmetallisierungsschicht 124 und dem Halbleitermaterial des Chips 120 bereitgestellt sein um Haftfestigkeit zu erreichen und eine Sperrschicht gegen Cu-Diffusion in das Halbleitermaterial zu bilden. Zum Beispiel kann Titannitrid (TiN), Tantalnitrid (TaN) oder Titanzirkoniumnitrid (TiZrN) als Cu-Diffusionssperrschicht dienen. In einer Ausführungsform wird jedes dünne Grenzflächenmetall 140 bereitgestellt bevor die letzte Kupferchipmetallisierungsschicht 124 gebildet wird. Daher weist der Kontaktbereich 126, der durch die letzte Kupferchipmetallisierungsschicht 124 bereitgestellt wird, die mechanische Festigkeit von Cu in der gesamten Kontaktbereichsstruktur auf. Optionale Grenzflächen- oder Sperrschichtmetalle 140 werden so gewählt, dass sie eine höhere mechanische Festigkeit als die letzte Kupferchipmetallisierungsschicht 124 zum Aufrechterhalten der leistungsstarken Verbindungsstellenintegrität des Leistungsmoduls aufweisen.
Das Leistungsmodul weist ferner eine Kupferverbindungsmetallisierung 150 auf, die mit jedem Cu-Kontaktbereich 126 des Chips 120 über eine aluminiumfreie Bereichsverbindungsstelle und mit jedem Kontaktbereich 114 der Kupfermetallisierung 110 auf dem Substrat 100 verbunden ist. Der Chip 120 kann ein Leistungstransistor wie ein Leistungs-MOSFET, ein IGBT (Insulated Gate Bipolar Transistor) oder JFET (Junction Field Effect Transistor) sein und daher einen Sourcekontakt aufweisen, die mit dem Chipbefestigungsbereich 112 der Substratkupfermetallisierung 110 verbunden ist.
Jedes Leistungshalbleitermaterial, wie z. B. Silizium, SiC, GaN usw. kann verwendet werden. Ebenfalls können laterale Leistungsvorrichtungen wie ein Leistungs-HEMT (High Electron Mobility Transistor) in der GaN-Technologie verwendet werden. Solche Vorrichtungen würden drei Kupferverbindungen an der Oberseite aufweisen, zum Beispiel Source-, Drain- und Gate Kontrollklemmen. Die Kontrollklemmen sind auf die gleiche Weise verbunden. In einem anderen Beispiel kann die letzte Kupferchipmetallisierungsschicht 124 an der gegenüberliegenden Seite 121 des Chips 120 zu einem Leistungs-(ausgangs)-kontaktbereich 126 und zu einem Eingangs-(gate)-kontaktbereich 126' ausgestaltet sein, wobei der Source-Kontakt mit dem Chipbefestigungsbereich 112 der Substratkupfermetallisierung 110 verbunden ist. In anderen Ausführungsformen kann der Chip 120 eine Leistungsdiode sein, wobei die Anode (Kathode) mit dem Chipbefestigungsbereich 112 auf dem Substrat 100 verbunden ist und die letzte Kupferchipmetallisierungsschicht 124 den Kathoden-(Anoden-)Kontaktbereich bildet.
In jedem Fall werden die elektrischen Verbindungen für jeden Kontaktbereich 126 hergestellt, der zu der letzten Kupferchipmetallisierungsschicht 124 durch die entsprechenden Bereichsverbindungsstellen mit der Kupferverbindungsmetallisierung 150 ausgestaltet ist. Zwischen der letzten Kupferchipmetallisierungsschicht 124 und der Kupferverbindungsmetallisierung 150 werden keine Bonddrähte verwendet. Jede Bereichsverbindungsstelle zwischen der letzten Kupferchipmetallisierungsschicht 124 und der Kupferverbindungsmetallisierung 150 ist Al-frei, d. h., die Bereichsverbindungen enthalten kein Al oder eine Al-Legierung. Durch das Ausschließen von Al aus diesen Bereichsverbindungen wird die Verbindungszuverlässigkeit bei der Verwendung von Cu für die Chipmetallisierung 124 anstelle von Al verbessert. Cu ist härter als Al und beseitigt daher oder reduziert zumindest die Rissfortsetzung aus der Bereichsverbindungsstelle in die Chipmetallisierung 124, wenn Al von den Bereichsverbindungen ausgeschlossen wird.
In der in 1 dargestellten Ausführungsform ist die Kupferverbindungsmetallisierung 150 Teil einer Planarverbindungsstruktur, die auch eine Isolierschicht 160 aufweist, die anpassbar auf dem Substrat 100, der Kupfermetallisierung 110 auf dem Substrat 100 und den lateralen Seiten 123 und dem Umfang 125 der Seite 121 des Chips 120, die von dem Substrat 100 weg zeigt, angeordnet ist. Die Isolierschicht 160 weist eine Öffnung 162 über jedem Kontaktbereich 114 der Kupfermetallisierung 110 auf, die auf dem Substrat 100 angeordnet ist, sodass die Kupferverbindungsmetallisierung 150 mit den Kontaktbereichen 114 über die entsprechenden Öffnungen 162 in der Isolierschicht 160 verbunden werden kann (einige Öffnungen sind in 1 nicht zu sehen). Die Kupferverbindungsmetallisierung 150 ist auf der Isolierschicht 160 gebildet und passt sich an eine Oberflächentopografie der Isolierschicht 160 und des Chips 120 an.
2A bis 2E zeigen eine Ausführungsform eines Verfahrens zum Herstellen des Leistungsmoduls aus 1. Der Chip 120 ist an der Kupfermetallisierung 110 des Substrats 100 mit der letzten Kupferchipmetallisierungsschicht 124 befestigt, die von dem Substrat 100 weg zeigt, nachdem sie wie in 2A befestigt wurde. Die anpassbare Isolierschicht 160 wird dann auf dem Substrat 100, der Kupfermetallisierung 110 auf dem Substrat 100 und den lateralen Seiten 123 und dem Umfang 125 der Seite 121 des Chips 120 gebildet, die von dem Substrat 100 weg zeigt, wie in 2B dargestellt. Gemäß dieser Ausführungsform überlappt die Isolierschicht 160 nicht mehr als 5 μm der oberen (freiliegenden) Seite 127 der letzten Kupferchipmetallisierungsschicht 124. über jedem Kontaktbereich 114 der Substratkupfermetallisierung 110 ist eine Öffnung 162 durch die Isolierschicht 160 gebildet, wie in 2C dargestellt (einige Öffnungen sind in 2C nicht zu sehen). Beispielsweise kann die Isolierschicht 160 über die gesamte Struktur laminiert und dann in bestimmten Bereichen geöffnet sein. Die Kupferverbindungsmetallisierung 150 wird dann auf der Isolierschicht 160 und der letzten Kupfermetallisierungsschicht 124 des Chips 120 gebildet, sodass die Kupferverbindungsmetallisierung 150 an eine Oberflächentopografie der Isolierschicht 160 und des Chips 120 angepasst werden kann und mit jedem verfügbaren Kontaktbereich 114 der Substratkupfermetallisierung 110 durch die entsprechende Öffnung 162 in der Isolierschicht 160 verbunden ist.
Die Kupferverbindungsmetallisierung 152 kann durch Bilden einer dünnen Kupferziehkeimschicht 152 auf der Isolierschicht 160 und der letzten Kupferchipmetallisierungsschicht, wie in 2D dargestellt, hergestellt werden. Eine dickere Schicht aus Kupfer 154 wird dann galvanisch auf der Dünnkeimschicht 152 gewachsen, wie in 2E dargestellt, um die Kupferverbindungsmetallisierung 150 zu erzeugen. Bevor die dicke Kupferschicht 154 galvanisch gewachsen wird, kann eine Fotolithografieschicht (nicht dargestellt) aufgetragen und strukturiert werden, um das dicke Kupfer 154 gemäß der Schaltungsstruktur zu wachsen. Nach dem Aufwachsen des dicken Kupfers 154 wird die Fotolithografieschicht entfernt und die Keimschicht 152 aus den Rillen durch kurzes Ätzen aller Kupferschichten weggeätzt. Die Kupferverbindungsmetallisierung 150 wird mit der gesamten Seite des Cu-Kontaktbereichs 126 des Chips 120 verbunden, die von dem Substrat 100 gemäß dieser Ausführungsform weg zeigt, weil die Isolierschicht 160 die obere (freigelegte) Seite 127 der letzten Kupferchipmetallisierungsschicht 124 überlappt. Daher kann der Cu-Kontaktbereich 126 des Chips 120 sehr dünn sein, z. B. 1 μm oder darunter.
3 zeigt eine andere Ausführungsform des Leistungsmoduls, das dem der Ausführungsform aus 1 gleicht, bei dem jedoch die Isolierschicht 160 der Planarverbindungsstruktur auf den lateralen Seiten 131 und mindestens in einem 10-μm-Umfang 131 des Kontaktbereichs 126 des Chips 120 angeordnet ist. Auf diese Weise ist die Kupferverbindungsmetallisierung 150 mit der gesamten Seite 127 des Cu-Kontaktbereichs 126 des Chips 120 verbunden, die von dem Substrat 100 weg zeigt, mit Ausnahme vom Umfang 133 des Kontaktbereichs 126. Gemäß dieser Ausführungsform weist die letzte Kupferchipmetallisierungsschicht 124 eine Dicke von mindestens 10 μm auf.
Im Allgemeinen kann die Dicke der letzten Kupferchipmetallisierungsschicht 124 zwischen 1 μm oder weniger bis 50 μm und die Dicke der Kupferverbindungsmetallisierung 150 zwischen 20 μm bis 300 μm betragen, wenn die Kupferverbindungsmetallisierung 150 Teil einer Planarverbindungsstruktur ist, wie in 1 bis 3 dargestellt.
4 zeigt eine andere Ausführungsform eines Leistungsmoduls, das ein elektrisch isolierendes Substrat 100, eine Kupfermetallisierung 110, die auf einer ersten Seite 102 des Substrats 100 angeordnet ist und zu einem Chipbefestigungsbereich 112 und mehreren Kontaktbereichen 114 ausgestaltet ist, und einen Halbleiterchip 120 aufweist, der an dem Chipbefestigungsbereich 112 der Substratkupfermetallisierung 110 befestigt ist. Die gegenüberliegende zweite Seite 104 des Substrats 100 kann auch metallisiert 130 sein, zum Beispiel für die Befestigung an einem Kühlkörper. Das Substrat 100 kann jedes/jeder geeignete Substrat oder Träger mit einer metallisierten Seite sein, das/der elektrische Verbindungen mit dem Chip bildet. Zum Beispiel kann das Substrat 100 ein DCB-Substrat, ein AMB-Substrat, eine Platte, wie eine Leiterplatte mit einer metallisierten Seite, ein Leiterrahmen usw. sein, wie zuvor beschrieben. Der Halbleiterchip 120 weist einen aktiven Vorrichtungsbereich 122 und eine oder mehrere Kupferchipmetallisierungsschichten 124 auf, die über dem aktiven Vorrichtungsbereich 122 angeordnet sind, wie ebenfalls bereits zuvor beschrieben.
Das Leistungsmodul weist ferner eine Kupferverbindungsmetallisierung 200 auf, die mit jedem Kontaktbereich 126 der letzten Kupferchipmetallisierungsschicht 124 über eine aluminiumfreie Bereichsverbindungsstelle und mit jedem entsprechenden Kontaktbereich 114 der Substratkupfermetallisierung 110 verbunden ist. Die elektrischen Verbindungen werden für jeden Kontaktbereich 126 hergestellt, der in die letzte Kupferchipmetallisierungsschicht 124 durch die entsprechenden Bereichsverbindungen mit der Kupferverbindungsmetallisierung 200 gemustert ist. Zwischen der letzten Kupferchipmetallisierungsschicht 124 und der Kupferverbindungsmetallisierung 200 werden keine Bonddrähte verwendet. Die Bereichsverbindungen zwischen der letzten Kupferchipmetallisierungsschicht 124 und der Kupferverbindungsmetallisierung 200 sind wie zuvor hierin beschrieben Al-frei. Die Kupferverbindungsmetallisierung 200 ist auf einer 212-Seite eines anderen Substrats 210 angeordnet, das gemäß dieser Ausführungsform zu dem Chip 120 zeigt. Das andere Substrat 210 kann ein DCB-Substrat, ein AMB-Substrat, eine Platte, wie eine Leiterplatte mit einer metallisierten Seite, ein Leiterrahmen usw. sein. Die Kupferverbindungsmetallisierung 200, die auf dem anderen Substrat 210 angeordnet ist, wird mit jedem entsprechenden Kontaktbereich 114 der Substratkupfermetallisierung 110 durch eine entsprechenden Kupferdurchkontaktierung 220 verbunden, die mit dem Substratkontaktbereich 114 an einem ersten Ende diffusionsweichgelötet oder gesintert 222 ist und/oder mit der Kupferverbindungsmetallisierung 200 an einem gegenüberliegenden zweiten Ende diffusionsweichgelötet oder gesintert 224 ist.
Die Kupferverbindungsmetallisierung 200 ist mit der letzten Kupferchipmetallisierungsschicht 124 über eine aluminiumfreie diffusionsweichgelötete oder gesinterte Grenzfläche 230 verbunden. Für diffusionsweichgelötete Verbindungen kann Rohkupfer oder Ag-galvanisiertes Kupfer verwendet werden, um die Verbindungsgrenzfläche 230 zu bilden. Bei gesinterten Verbindungen kann eine galvanisierte Ag-Schicht oder Ni/Au- oder Ni/Pd-Schicht zum Bilden der Verbindungsgrenzfläche 230 verwendet werden. In einer solchen gesinterten Struktur ist die schwächste Schicht die gesinterte Silberschicht 230. Daher kann das Sinterverfahren derart durchgeführt werden, dass die Porosität geringer als 12 innerhalb der gesinterten Schicht 230 beträgt. Obwohl die Festigkeit der diffusionsweichgelöteten oder gesinterten Grenzfläche 230 geringer ist als die von Rohkupfer, wird dies bedeutend durch das Weglassen von Al oder Al-Legierung aus der Bereichsverbindungsstelle verbessert.
Die Kupferverbindungsmetallisierung 200 ist mit der gesamten Seite 127 jedes entsprechenden Cu-Kontaktbereichs 126 des Chips 120 verbunden, mit Ausnahme von mindestens einem 10-μm-Außenumfang 133 des Kontaktbereichs 126. Daher weist die Kupferverbindungsmetallisierung 200 einigen Abstand (Beabstandung) zu der Kante des Cu-Kontaktbereichs 126 des Chips 120 auf. Die Beabstandung berücksichtigt die Abmessungstoleranzen im Zusammenhang mit der Anordnung des zweiten Substrats 210 auf dem ersten Substrat 100 und damit deren Diskrepanz. Die andere Seite des zusätzlichen Substrats 210 kann auch metallisiert 240 sein. Die Dicke der letzten Kupferchipmetallisierungsschicht 124 kann zwischen 5 μm oder weniger bis 50 μm und die Dicke der Kupferverbindungsmetallisierung 200 zwischen 20 μm bis 600 μm liegen, gemäß einer in 4 dargestellten Ausführungsform.
5 zeigt eine andere Ausführungsform des Leistungsmoduls, das dem der Ausführungsform aus 4 gleicht, wobei jedoch das zusätzliche Substrat, auf dem die Kupferverbindungsmetallisierung 302 angeordnet ist, eine flexible elektrisch isolierende Platte 302 ist. Die Isolierungsplatte 302 ist flexibel und nicht planar. Die Kupferverbindungsmetallisierung 200 ist mit jedem entsprechenden Kontaktbereich 114 der Substratkupfermetallisierung 110 über eine diffusionsweichgelötete oder gesinterte Grenzfläche 310 ohne eine zwischenliegende Cu-Durchkontaktierung verbunden. Die Bereichsverbindungsstellenverbindung zwischen der Kupferverbindungsmetallisierung 200 und jedem entsprechenden Kontaktbereich 126 der letzten Kupferchipmetallisierungsschicht 124 ist die gleiche wie in 4. Wenn ein zusätzlicher Cu-Kontaktbereich 126' in die letzte Kupferchipmetallisierungsschicht 124 gemustert wird, z. B. in dem Fall eines Transistorchips wie hierin zuvor beschrieben, kann eine Kupferverbindungsmetallisierung 304 auf der Oberseite der flexiblen Plattenisolierschicht 302 gebildet und mit dem zusätzlichen Cu-Kontaktbereich 126' des Chips 120 durch eine leitfähige Cu-Durchkontaktierung 330 verbunden werden, die sich durch die flexible Plattenisolierschicht 302 erstreckt.
6 zeigt noch eine andere Ausführungsform eines Leistungsmoduls, das ein elektrisch isolierendes Substrat 100, eine Kupfermetallisierung 110, die auf einer ersten Seite 102 des Substrats 100 angeordnet ist und zu einem Chipbefestigungsbereich 112 und mehreren Kontaktbereichen 114 ausgestaltet ist, und einen Halbleiterchip 120, der an dem Chipbefestigungsbereich 112 der Kupfermetallisierung 110 befestigt ist, aufweist. Die gegenüberliegende zweite Seite 104 des Substrats 100 kann auch metallisiert 130 sein, zum Beispiel für die Befestigung an einem Kühlkörper. Das Substrat 100 kann jedes/jeder geeignete Substrat oder Träger mit einer metallisierten Seite sein, das/der elektrische Verbindungen mit dem Chip bildet. Beispielsweise kann das Substrat 100 ein DCB-Substrat, ein AMB-Substrat, eine Platte, wie eine Leiterplatte mit einer metallisierten Seite, ein Leiterrahmen usw. sein, wie zuvor beschrieben. Der Halbleiterchip 120 weist einen aktiven Vorrichtungsbereich 122 und eine oder mehrere Kupferchipmetallisierungsschichten 124 auf, die über dem aktiven Vorrichtungsbereich 122 angeordnet sind, wie auch zuvor hierin beschrieben.
Das Leistungsmodul weist ferner eine Kupferverbindungsmetallisierung 400 auf, die mit jedem entsprechenden Kontaktbereich 126 der letzten Kupferchipmetallisierungsschicht 124 über eine aluminiumfreie Bereichsverbindungsstelle und mit jedem entsprechenden Kontaktbereich 114 der Substratkupfermetallisierung 110 verbunden ist. Die elektrischen Verbindungen werden für jeden Kontaktbereich 126 hergestellt, der in die letzte Kupferchipmetallisierungsschicht 124 durch die entsprechenden Bereichsverbindungen mit der Kupferverbindungsmetallisierung 400 gemustert ist. Es werden keine Bonddrähte zwischen der letzten Kupferchipmetallisierungsschicht 124 und der Kupferverbindungsmetallisierung 400 verwendet. Die Bereichsverbindungen zwischen der letzten Kupferchipmetallisierungsschicht 124 und der Kupferverbindungsmetallisierung 400 sind wie zuvor hierin beschrieben Al-frei. Die Kupferverbindungsmetallisierung 400 ist in Form einer oder mehrerer Stecker 400, 400' gemäß dieser Ausführungsform ausgebildet. Zwei Cu-Stecker 400, 400' sind in 6 dargestellt. Der erste Cu-Stecker 400 verbindet einen ersten Kontaktbereich 126, der in die letzte Kupferchipmetallisierungsschicht 124 gemustert ist, mit einem entsprechenden Cu-Kontaktbereich 114 auf dem Substrat 100. Der zweite Cu-Stecker 400' verbindet auf die gleiche Weise einen zweiten Kontaktbereich 126', der in die letzte Kupferchipmetallisierungsschicht 124 gemustert ist, mit einem dazu unterschiedlichen Cu-Kontaktbereich 114 auf dem Substrat 100. Jeder Cu-Stecker 400, 400' ist mit dem entsprechenden Cu-Kontaktbereich 126, 126' des Chips 120 über eine aluminiumfreie diffusionsweichgelötete oder gesinterte Grenzfläche 410 verbunden, wie zuvor hierin beschrieben. Jeder Cu-Stecker 400, 400' ist mit der gesamten Seite 127 jedes entsprechenden Cu-Kontaktbereichs 126 des Chips 120 verbunden, mit Ausnahme von mindestens einem 10-μm-Außenumfang 133 des Kontaktbereichs 126. Daher weist jeder Cu-Stecker 400, 400' einen Abstand (Beabstandung) zu der Kante des entsprechenden Cu-Kontaktbereichs 126 des Chips 120 auf, wie zuvor hierin beschrieben. Die Dicke der letzten Kupferchipmetallisierungsschicht 124 kann zwischen 5 μm oder weniger bis 50 μm und die Dicke jedes Cu-Steckers 400, 400' zwischen 200 μm bis 2 mm liegen, gemäß der in 6 dargestellten Ausführungsform.
Raumbezogene Ausdrücke wie „unter”, „unterhalb”, „unterer”, über”, „oberer” und dergleichen werden zwecks einer einfacheren Beschreibung verwendet, um die Positionierung eines Elements in Bezug auf ein zweites Element zu erläutern. Diese Ausdrücke sollen neben den verschiedenen, in den Figuren dargestellten Ausrichtungen verschiedene Ausrichtungen der Vorrichtung umfassen. Ferner werden Ausdrücke wie „erster”, „zweiter” und dergleichen auch verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sollen nicht einschränkend sein. Ähnliche Ausdrücke beziehen sich in der gesamten Beschreibung auf ähnliche Elemente.
Wie hier verwendet, sind die Ausdrücke „mit”, „enthaltend”, „aufweisend”, „umfassend” und dergleichen offene Ausdrücke, die die Gegenwart angegebener Elemente oder Merkmale anzeigen, jedoch zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein”, „einer”, „eine” sollen die Pluralform sowie die Singularform einschließen, sofern der Kontext nicht ausdrücklich etwas anderes angibt.
Angesichts der oben beschriebenen Variationen und Anwendungen wird man verstehen, dass die vorliegende Erfindung nicht auf die vorstehende Beschreibung und auch nicht durch die beiliegenden Zeichnungen eingeschränkt ist. Stattdessen ist die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre rechtlichen Äquivalente eingeschränkt.

Claims

Leistungshalbleitermodul, umfassend: ein elektrisch isolierendes Substrat; eine Kupfermetallisierung, die auf einer ersten Seite des Substrats angeordnet ist und in einen Chipbefestigungsbereich und mehrere Kontaktbereiche gemustert ist; einen Halbleiterchip, der an dem Chipbefestigungsbereich der Kupfermetallisierung befestigt ist, und umfassend einen aktiven Vorrichtungsbereich und eine oder mehrere Kupferchipmetallisierungsschichten, die über dem aktiven Vorrichtungsbereich angeordnet sind, wobei der aktive Vorrichtungsbereich näher an der Kupfermetallisierung angeordnet ist als die eine oder mehreren Kupferchipmetallisierungsschichten, wobei die Kupferchipmetallisierungsschicht am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, der einen Kontaktbereich aufweist, der sich über einen Großteil einer Seite des Chips erstreckt, die von dem Substrat weg zeigt; und eine Kupferverbindungsmetallisierung, die mit dem Kontaktbereich des Chips über eine aluminiumfreie Bereichsverbindungsstelle und mit einem ersten der Kontaktbereiche der Kupfermetallisierung verbunden ist.
Leistungshalbleitermodul nach Anspruch 1, ferner umfassend eine Isolierschicht, die anpassbar auf dem Substrat, der Kupfermetallisierung und den lateralen Seiten und dem Umfang der Seite des Chips angeordnet ist, die von dem Substrat weg zeigt, wobei die Isolierschicht eine Öffnung über dem ersten Kontaktbereich der Kupfermetallisierung aufweist, sodass die Kupferverbindungsmetallisierung mit dem ersten Kontaktbereich der Kupfermetallisierung durch die Öffnung in der Isolierschicht verbunden ist, und wobei die Kupferverbindungsmetallisierung auf der Isolierschicht angeordnet ist und sich an eine Oberflächentopografie der Isolierschicht und des Chips anpasst.
Leistungshalbleitermodul nach Anspruch 2, wobei die Isolierschicht auf lateralen Seiten und einem Umfang von mindestens 10 μm des Kontaktbereichs des Chips angeordnet ist, sodass die Kupferverbindungsmetallisierung mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt, außer in dem Umfang des Kontaktbereichs.
Leistungshalbleitermodul nach Anspruch 3, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, eine Dicke von mindestens 10 μm aufweist und die Kupferverbindungsmetallisierung eine Dicke von mindestens 20 μm aufweist.
Leistungshalbleitermodul nach Anspruch 2, wobei die Isolierschicht an lateralen Seiten des Kontaktbereichs des Chips angeordnet ist und die Kupferverbindungsmetallisierung mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt.
Leistungshalbleitermodul nach Anspruch 5, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, eine Dicke von 1 μm oder weniger aufweist und die Kupferverbindungsmetallisierung eine Dicke von mindestens 20 μm aufweist.
Leistungshalbleitermodul nach Anspruch 1, wobei die Kupferverbindungsmetallisierung auf einer Seite eines anderen Substrats angeordnet ist, die zu dem Chip zeigt, und mit dem Kontaktbereich des Chips über eine aluminiumfreie diffusionsweichgelötete oder -gesinterte Grenzfläche verbunden ist.
Leistungshalbleitermodul nach Anspruch 7, wobei die Kupferverbindungsmetallisierung mit dem ersten Kontaktbereich der Kupfermetallisierung über eine Kupferdurchkontaktierung verbunden ist, die an der Kupfermetallisierung an einem ersten Ende diffusionsweichgelötet oder gesintert ist und an der Kupferverbindungsmetallisierung an einem gegenüberliegenden zweiten Ende diffusionsweichgelötet oder gesintert ist.
Leistungshalbleitermodul nach Anspruch 7, wobei die Kupferverbindungsmetallisierung mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt, mit Ausnahme mindestens eines 10-μm-Außenumfangs des Kontaktbereichs.
Leistungshalbleitermodul nach Anspruch 7, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, eine Dicke von mindestens 5 μm aufweist und die Kupferverbindungsmetallisierung eine Dicke von mindestens 20 μm aufweist.
Leistungshalbleitermodul nach Anspruch 1, wobei die Kupferverbindungsmetallisierung auf einer Seite einer Isolierungsplatte angeordnet ist, die zu dem Chip zeigt, und mit dem Kontaktbereich des Chips über eine aluminiumfreie diffusionsweichgelötete oder gesinterte Grenzfläche verbunden ist.
Leistungshalbleitermodul nach Anspruch 11, wobei die Kupferverbindungsmetallisierung mit dem ersten Kontaktbereich der Kupfermetallisierung durch eine diffusionsweichgelötete oder gesinterte Grenzfläche verbunden ist.
Leistungshalbleitermodul nach Anspruch 11, wobei die Kupferverbindungsmetallisierung mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt, mit Ausnahme mindestens eines 10-μm-Außenumfangs des Kontaktbereichs.
Leistungshalbleitermodul nach Anspruch 11, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, eine Dicke von mindestens 5 μm aufweist und die Kupferverbindungsmetallisierung eine Dicke von mindestens 20 μm aufweist.
Leistungshalbleitermodul nach Anspruch 11, wobei die Isolierungsplatte flexibel und nicht planar ist.
Leistungshalbleitermodul nach Anspruch 1, wobei die Kupferverbindungsmetallisierung ein Kupferstecker ist, der mit dem Kontaktbereich des Chips über eine aluminiumfreie diffusionsweichgelötete oder gesinterte Grenzfläche verbunden ist.
Leistungshalbleitermodul nach Anspruch 16, wobei der Kupferstecker mit dem ersten Kontaktbereich der Kupfermetallisierung durch eine diffusionsweichgelötete oder gesinterte Grenzfläche verbunden ist.
Leistungshalbleitermodul nach Anspruch 16, wobei der Kupferstecker mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt, mit Ausnahme mindestens eines 10-μm-Außenumfangs des Kontaktbereichs.
Leistungshalbleitermodul nach Anspruch 16, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, eine Dicke von mindestens 5 μm aufweist und der Kupferstecker eine Dicke von mindestens 200 μm aufweist.
Leistungshalbleitermodul nach Anspruch 1, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, die gleiche mechanische Festigkeit oder eine größere mechanische Festigkeit als die Kupferverbindungsmetallisierung aufweist.
Verfahren zur Fertigung eines Leistungshalbleitermoduls, umfassend: Bereitstellen eines elektrisch isolierenden Substrats und einer Kupfermetallisierung, die auf einer ersten Seite des Substrats angeordnet ist und in einen Chipbefestigungsbereich und mehrere Kontaktbereiche gemustert ist; Befestigen eines Halbleiterchips an dem Chipbefestigungsbereich der Kupfermetallisierung, wobei der Chip einen aktiven Vorrichtungsbereich und eine oder mehrere Kupferchipmetallisierungsschichten umfasst, die über dem aktiven Vorrichtungsbereich angeordnet sind, wobei der aktive Vorrichtungsbereich näher an der Kupfermetallisierung angeordnet ist als die eine oder mehreren Kupferchipmetallisierungsschichten, wobei die Kupferchipmetallisierungsschicht, die am weitesten von dem aktiven Vorrichtungsbereich beabstandet ist, einen Kontaktbereich aufweist, der sich über einen Großteil einer Seite des Chips erstreckt, die von dem Substrat weg zeigt; und Verbinden einer Kupferverbindungsmetallisierung mit dem Kontaktbereich des Chips über eine aluminiumfreie Bereichsverbindungsstelle und mit einem ersten der Kontaktbereiche der Kupfermetallisierung.
Verfahren nach Anspruch 21, ferner umfassend: Bilden einer anpassbaren Isolierschicht auf dem Substrat, der Kupfermetallisierung und den lateralen Seiten und dem Umfang der Seite des Chips, die von dem Substrat weg zeigt; Bilden einer Öffnung durch die Isolierschicht über dem ersten Kontaktbereich der Kupfermetallisierung; und Bilden der Kupferverbindungsmetallisierung auf der Isolierschicht und dem Kontaktbereich des Chips, sodass sich die Kupferverbindungsmetallisierung an eine Oberflächentopografie der Isolierschicht und des Chips anpasst und mit dem ersten Kontaktbereich der Kupfermetallisierung durch die Öffnung in der Isolierschicht verbunden ist.
Verfahren nach Anspruch 22, ferner umfassend das Bilden der Isolierschicht auf lateralen Seiten und einem Umfang von mindestens 10 μm des Kontaktbereichs des Chips, sodass die Kupferverbindungsmetallisierung mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt, außer in dem Umfang des Kontaktbereichs.
Verfahren nach Anspruch 22, ferner umfassend das Bilden der Isolierschicht auf lateralen Seiten des Kontaktbereichs des Chips, sodass die Kupferverbindungsmetallisierung mit der gesamten Seite des Kontaktbereichs des Chips verbunden ist, die von dem Substrat weg zeigt.
Verfahren nach Anspruch 22, wobei das Bilden der Kupferverbindungsmetallisierung auf der Isolierschicht und dem Kontaktbereich des Chips Folgendes umfasst: Bilden einer dünnen Kupferziehkeimschicht auf der Isolierschicht und dem Kontaktbereich des Chips, wobei der Kontaktbereich des Chips eine Dicke von 1 μm oder weniger aufweist; und galvanisches Bilden von Kupfer auf der dünnen Keimschicht.
Verfahren nach Anspruch 21, wobei die Kupferverbindungsmetallisierung auf einer Seite eines anderen Substrats angeordnet ist, die zu dem Chip zeigt, und mit dem Kontaktbereich des Chips über eine aluminiumfreie diffusionsweichgelötete oder gesinterte Grenzfläche verbunden ist.
Verfahren nach Anspruch 26, wobei die gesinterte Grenzfläche eine gesinterte Silberschicht aufweist, die durch ein Sinterverfahren gebildet wird, bei dem eine Porosität der gesinterten Silberschicht geringer als 12% ist.