DE2109915A1

DE2109915A1 - Oberflächengesteuerte Halbleiteranordnung

Info

Publication number: DE2109915A1
Application number: DE19712109915
Authority: DE
Inventors: Walter 7032 Sindelfingen; Remshardt Rolf Dr.-Ing. 7000 Stuttgart HOIl 7-44 Scheerer
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-03-02
Filing date: 1971-03-02
Publication date: 1972-09-07
Also published as: GB1358206A; FR2128321A2; JPS5232556B1; FR2128321B2; IT1044827B

Description

Böblingen, 23. Februar 1971

Amtl. Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket GE 970 025; GE 870 071

Oberflächengesteuerte Halbleiteranordnung

Die Erfindung betrifft eine oberflächengesteuerte Halbleiteranordnung, bei der in ein Substrat erster Leitfähigkeit zwei Gebiete mit dazu entgegengesetzter zweiter Leitfähigkeit als Source- und Drainzonen eingebracht sind, bei der die zwischen Source- und Drainzone liegende Kanalzone mit einer Isolierschicht und diese wiederum mit einer leitenden Schicht als Gate belegt ist und bei der mindestens eine elektrische Verbindung zwischen Gate und Kanalzone vorgesehen ist, nach Patent (Patentanmeldung P 20 01 184.1).

Eine derartige, bis auf die Gate-Kanalverbindung mit einer üblichen Feldeffekttransistorstruktur vergleichbare Halbleiter- ä anordnung benötigt in monolithischer Technik lediglich einen Flächenaufwand in der Größenordnung eines einzigen Feldeffekttransistors und zeigt dabei bereits ein bistabiles Verhalten. Die Halbleiteranordnung eignet sich somit vorzüglich zur Anwendung als monolithische Speicherzelle.

Wird bei einer derartigen Halbleiteranordnung an die Gate-Elektrode ein so hohes Potential angelegt, daß ein leitender Kanal zwischen Drain- und Sourcezone entsteht, kann das Kanalpotential über die genannte Gate-Kanalverbindung zur Aufrechterhaltung des Gate-Potentials verwendet werden. Damit hält sich das Gate-Poten-

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tial auch nach Abschalten des einleitenden Spannungsimpulses an der Gate-Elektrode aufrecht. Ohne diese Gate-Kanalverbindung würde das Gate-Potential infolge unvermeidlicher Leckströme absinken und den Feldeffekttransistor nach einer gewissen Zeit in den Sperrzustand umschalten.

Beim Einsatz der genannten Halbleiteranordnung als Speicherzelle ist der eine Speicherzustand durch den leitenden und der andere Speicherzustand durch den nichtleitenden Kanal gekennzeichnet. Es ist dabei darauf zu achten, daß an der Gate-Elektrode die den beiden Speicherzuständen entsprechenden Potentiale stabil aufrechterhalten bleiben. Beispielsweise soll für den Fall einer Gate-Spannung von ungefähr O Volt, entsprechend dem Speicherzustand O, gewährleistet sein, daß nicht das sich aus der Potentialverteilung bei einer z.B. an +6 V liegenden Drainzone sowie bei der Substratvorspannung von z.B. -3 V ohne Vorliegen eines leitenden Kanals resultierende Potential an der Kontaktstelle der Gate-Kanalverbindung, von z.B. +3 V, direkt auf die Gate-Elektrode gekoppelt wird. Wäre dies der Fall, müßten an den das Gate-Potential stabilisierenden Leckstrom, bzw. den Ableitungsstrom über eine zweite Gate-Kanalverbindung besondere Anforderungen gestellt werden. Eine solche Betriebsweise ist zwar möglich, bedingt jedoch offensichtlich Nachteile wie z.B. eine erforderliche genaue Berücksichtigung der Leckströme, deren Größe und die daraus resultierende Verlustleistung.

Aus diesem Grunde ist bereits eine Verbesserung der genannten Halbleiteranordnung dahingehend vorgeschlagen worden, daß die Gate-Kanalverbindung als Diodenstrecke ausgebildet ist. Vorzugsweise ist dabei die Diodenstrecke in der Gate-Kanalverbindung entgegengesetzt in Reihe mit der vom dem Substrat und der Drainzone gebildeten Diodenstrecke geschaltet. Auf diese Weise liegen zwischen der Gate- und Drainelektrode zwei entgegengesetzt gepolte Diodenstrecken, so daß bezüglich der Wahl des Gate-Spannungsbereichs im Vergleich zur Drainspannung zumindest eine

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größere Freiheit gewonnen wird.

Die Aufgabe der Erfindung besteht, ausgehend von den genannten vorgeschlagenen Halbleiteranordnungen, darin, eine Halbleiteranordnung anzugeben, die eine weitere Verbesserung hinsichtlich der Stabilität der beiden Speicherzustände gewährleistet. Insbesondere soll einerseits beim Speicherzustand 0 beispielsweise ein Potential 0 und beim Speicherzustand 1 ein Potential in der Höhe, daß der Kanal zwischen der Drain- und Sourcezone erhalten bleibt, sichergestellt werden. Die hierfür erforderlichen Maßnahmen sollen unter weitgehender Verwendung bekannter und gut beherrschter Prozeßtechnik und ohne wesentlichen zusätzlichen Halbleiteroberfla- λ chenaufwand erzielt werden.

Diese Aufgabe wird für eine oberflächengesteuerte Halbleiteranordnung nach Patent (Patentanmeldung P 20 01 184.1)

dadurch gelöst, daß zusätzlich zur Gate-Kanalverbindung eine außerhalb der Kanalzone liegende Gate-Substratverbindung vorgesehen ist. Wesentliche Vorteile erhält man dadurch, daß die Gate-Kanalverbindung und die Gate-Substratverbindung Diodenstrecken enthalten. Insbesondere besteht ein Ausführungsbeispiel darin, daß an den Kontaktstellen zwischen Gate und Kanal bzw. Substrat Gebiete zweiter Leitfähigkeit im Kanal bzw. Substrat vorgesehen sind. In diesem Zusammenhang erweist es sich insbesondere für das Herstellungsverfahren als vorteilhaft, daß die Gate-Elektrode \ aus entsprechend der ersten Leitfähigkeit dotiertem, polykristallinem Material besteht.

Die erfindungsgemäße, oberflächengesteuerte Halbleiteranordnung enthält somit als Gate-Kanalverbindung in der Nähe der Drainzone eine Diodenstrecke, welche in Sperrichtung gepolt ist. Die sich außerhalb vom Kanal befindende Gate-Substratverbindung bildet ebenfalls eine Diodenstrecke, die jedoch an der Kontaktstelle zwischen Gate und Substrat bei der gewählten Dotierung des polykristallinen Gates in Durchlaßrichtung gepolt ist. Dagegen bildet das an der Kontaktstelle zwischen Gate und Substrat liegende

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Gebiet zweiter Leitfähigkeit mit dem Substrat eine in Sperrichtung gepolte Diode, wenn das Potential des Substrats an der Grenze zum entgegengesetzt leitfähigen Gebiet geeignet gewählt ist. Auf diese Weise erhält man den erwünschten hochohmigen Ableitwiderstand zur Stabilisierung des Gate-Potentials, was von besonderer Bedeutung für die Verwendung der beschriebenen, erfindungsgemäßen Halbleiteranordnung als Speicherzelle ist.

Besonders vorteilhafte Ausführungsbeispiele bestehen darin, daß sich die Gate-Kanalverbindung in der Abschnürzone der Drainzone befindet und daß die außerhalb der Kanalzone liegende Gate-Substratverbindung im Bereich der Sperrschicht des Überganges zwischen Substrat und Drainzone angeordnet ist.

Dabei berührt die Gate-Substratverbindung ein gegenüber dem Substrat entgegengesetzt dotiertes Halbleitergebiet an einer Stelle niedrigeren Potentials als die näher bei der Drainzone liegende Gate-Kanalverbindung, die an einer Stelle höheren Potentials ein gegenüber dem Substrat entgegengesetzt dotiertes Halbleitergebiet berührt. Die Kontaktstelle der Gate-Kanalverbindung zwischen dem z.B. p-dotierten Gate und ddem z.B. n-dotierten Gebiet im Substrat in der Nähe der Drainzone ist bei den sich bildenden Potentialen in Sperrichtung gepolt. Dagegen ist das niedrigere Potential im Sperrgebiet zwischen Substrat und Drainzone so gewählt, daß an der Stelle des entgegengesetzt dotierten Gebietes im Substrat außerhalb des Kanalgebietes ein derartiges Potential vorhanden ist, daß z.B. bei einem Potential von O V an Gate entsprechend dem Speicherwert O außer der Diode aus Gate und entgegengesetzt dotiertem Bereich im Substrat außerhalb des Kanalgebietes auch die Diode aus entgegengesetzt dotiertem Bereich und Substrat innerhalb des Kanalgebiets in Durchlaßrichtung gepolt ist. Mit dieser so gewählten Anordnung der Verbindungen zwischen Gate und Kanal bzw. Substrat außerhalb des Kanals ist eine Speicherzelle geschaffen, die sowohl bezüglich des zulässigen Gate-Spannungsbereiches keine Einschränkungen erDocke t GE 970 025; GE 870 071

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fordert als auch eine hohe Stabilität der Gate-Potentiale für die beiden Speicherzustände aufweisen.

Ein vorteilhaftes Ausführungsbeispiel wird weiterhin dadurch erhalten, daß zur Erhöhung des Kanalwiderstandes das Gate in Gate-Abschnitte unterteilt ist.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten AusfUhrungsbeispiele näher erläutert. Es zeigen:

Fig. la eine schematische Querschnittsdarstellung einer

erfindungsgemäßen Halbleiteranordnung, (|

Fig. Ib eine schematische Draufsicht der erfindungsgemäßen Halbleiteranordnung,

Fig. 2 das Ersatzschaltbild der erfindungsgemäßen Halbleiteranordnung nach Fign. la und Ib,

Fig. 3 eine schematische Darstellung einer Speicherzelle

unter Verwendung einer erfindungsgemäßen Halbleiteranordnung ,

Fig. 4a eine schematische QuerSchnittsdarstellung einer λ

erfindungsgemäßen Halbleiteranordnung, bei welcher die Gate-Substratverbindung in der Sperrschicht des Substrat-Drain-überganges liegt,

Fig. 4b eine schematische Draufsicht der Halbleiteranordnung gemäß Fig. 4a,

Fig. 5 das Ersatzschaltbild der erfindungsgemäßen Halbleiteranordnung nach Fign. 4a und 4b und

Fig. 6 eine erfindungsgemäße Halbleiteranordnung mit

unterteiltem Gate.

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Die in den Fign. la und Ib dargestellte Halbleiteranordnung besteht aus einem P-Substrat 1, in das mittels bekannter Diffusions- oder Iraplantationsprozesse zwei N⁺-dotierte Gebiete als Source und Drainzone eingebracht sind. Wie üblich, bestimmt der gegenseitige Abstand der N⁺-dotierten Gebiete 2 und 3 die Länge der Kanalzone. Bedeckt ist diese Anordnung von einer dünnen Oxydschicht 4. Im Bereich der Kanalzone ist das Oxyd mit dotiertem, polykristallinem Halbleitermaterial, beispielsweise mit dotiertem Silizium, beschichtet. Diese polykristalline Halbleiterschicht bildet das Gate 5. Die Kontaktierung der Source- und Drainzone erfolgt über metallische oder dotierte polykristalline Schichten 6 und 7. Die Kontaktierung mit Drainzone 3 ist bei Verwendung von p-dotiertem_f polykristallinem Halbleitermaterial für die Kontaktstellen durch die positive Drainspannung (Fig. 3) in Durchlaßrichtung gepolt. Die Kontaktierung mit der Sourcezone ist in Sperrichtung gepolt, was sich als Vorwiderstand des Kanals auswirkt. Dadurch stellt sich der Drainstrom auf einen niederen Wert ein, was letzten Endes für eine Speicherzelle erwünscht ist. Bei den gewählten Leitfähigkeiten liegt beispielsweise am Substrat eine Spannung von -3 V, an der Drain-Elektrode D eine Spannung von +6 V und an der Source-Elektrode S eine Spannung von OV. Die Sourcezone 2 und die Drainzone 3 bilden mit dem Substrat 1 und damit mit der Kanalzone Diodenstrecken 16 und 17 (Fig. 2).

Die beschriebene Feldeffekt-Transistorstruktur stimmt mit Ausnahme der Verwendung von polykristallinem Halbleitermaterial für das Gate 5 und z.B. auch für die Kontaktierungen 6 und 7 mit bekannten Ausführungen von derartigen Transistoren überein.

Beim erfindungsgemäßen Ausführungsbeispiel gemäß Fig. la und Ib ist eine Verbindung 8 zwischen dem Gate 5 und dem entgegengesetzt zum Substrat 1 dotierten Gebiet 10 zur Kanalzone hergestellt. Außerdem ist eine Verbindung 9 zwischen Gate 5 und einem entgegengesetzt zum Substrat 1 dotierten Gebiet 11 vorge-

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sehen. Die Verbindung 9 liegt nicht im Bereich der Kanalzone. Die Verbindung 8 bildet damit die Kontaktstelle zwischen dem im betrachteten Beispiel P-dotierten, polykristallinen Halbleitermaterial des Gates 5 und dem N-dotierten Gebiet 10 in der Kanalzone des Substrats 1. Die Verbindung 9 bildet die Kontaktstelle zwischen dem P-dotierten, polykristallinen Halbleitermaterial des Gates 5 und dem N-dotierten Bereich 11 im Substrat 1 außerhalb der Kanalzone.

Wird bei dieser erfindungsgemäßen Struktur auf die Gate-Elektrode G und damit auf das Gate 5 kurzzeitig ein positiver Impuls gegeben, dann bildet sich zwischen der Sourcezone 2 und Drainzone % 3 infolge Influenz eine Elektronenansammlung. Das bedeutet, daß ein N-leitender Kanal entsteht.

Die sich entlang der Kanalzone einstellende Potentialverteilung wird über die Gate-Kanalverbindung 8 angezapft und auf das Gate übertragen. Dadurch hält sich der Kanal auch nach dem Abschalten des einleitenden Gate-Impulses aufrecht.

Zum Betrieb der in Fig. la und Ib dargestellten Anordnung werden die auch zum Betrieb eines normalen Feldeffekttransistors üblichen und bereits angegebenen Spannungen angelegt. Um dabei eine Speicherwirkung zur erzielen, muß dann am Gate 5 beim Speicherzustand a 0 ein Potential von etwa 0 V und beim Speicherzustand 1 ein Potential in der Höhe sichergestellt sein, daß der Kanal zwischen der Drain- und Sourcezone erhalten bleibt. Um ein möglichst hohes Potential aus der Kanalzone auf das Gate 5 zu koppeln, muß die Gate-Kanalverbindung 8 möglichst im Gebiet der Sperrschicht bzw. Abschnürzone liegen, die sich durch den Spannungsunterschied zwischen Drainzone und Substrat 1 aufbaut, d.h. möglichst in der Nähe der Drainzone 3. Damit sich eine weite Sperrschichtausdehnung ins Substrat ergibt, muß die Substratdotierung niedrig gewählt werden.

14 So kann beispielsweise eine Substratdotierung von 10 Atomen/cm

und eine Dotierung der N-Gebiete und damit der Drainzone von Docket GE 97O 025; GE 870 071

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10 Atomen/cm vorgesehen werden. Bei einer Drainspannung von +6 V und einer Subs tr at spannung von -3 V ergibt sich damit eine Ausdehnung der Verarmungszone im Substrat in dem an die Drainzone angrenzenden Gebiet von ca. 1Ou.

Es wird nun der Fall betrachtet, daß das auf das Gate 5 gegebene Potential größer ist als das Potential des N-dotierten Gebietes 10. Dies würde, wie bereits erwähnt, ein Potential größer als +3 V am Gate 5 bedeuten. In diesem Falle ist die Sperrschicht zwischen Gate 5 und dem Gebiet 10 in Durchlaßrichtung gepolt. Dagegen ist die Sperrschicht zwischen dem Gebiet 10 und dem Substrat 1 in Sperrichtung gepolt.

Ist das Potential von Gate 5 niedriger als das Potential vom Gebiet 10, dann ist die Sperrschicht zwischen Gate 5 und Gebiet 10 in Sperrichtung gepolt. Man hat damit eine gegenüber dem Potential des Gates spannungsunabhängige Stromsperre zwischen Gate und Drainzone.

Aus dem Ersatzschaltbild in Fig. 2 der erfindungsgemäßen Anordnung ist die stets vorhandene Sperrung zu erkennen, die durch die entgegengesetzte Polung der an den Verbindungsstellen zwischen Gate 5 und Gebiet 10 und Gebiet 10 und Substrat 1 gebildeten Diodenstrecken 12 und 13 bewirkt wird.

Gemäß der Erfindung ist nunmehr zur Stabilisierung des Potentials 0 für den Speicherzustand 0 eine zweite Verbindung zwischen dem Gate 5 und dem Substrat 1 unter Zwischenschaltung eines N-dotierten Gebietes 11 außerhalb der Kanalzone vorgesehen. Fign. la bzw. Ib zeigen die Kontaktstelle zwischen Verbindungsstück 9 und Gebiet 11 außerhalb der Kanalzone. Die aus dem beim angenommenen Beispiel P-dotierten Verbindungsstück 9 und dem N-dotierten Gebiet 11 bestehende Diodenstrecke 14 ist, wie aus dem schematischen Ersatzschaltbild 2 zu ersehen ist, in Durchlaßrichtung gepolt. Damit übernimmt das Gebiet das Potential des Gates 5. Eine

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zwischen dem N-dotierten Gebiet 11 und dem Substrat 1 gebildete Diodenstrecke 15 (Fig. 2) ist infolge des negativen Potentials von beispielsweise -3 V am Substrat und dem stets positiven Potential am Gate 5 in Sperrichtung gepolt. Diese Diodenstrecke 15 stellt somit den Ableitwiderstand für das Gate 5 zur Sicherstellung des Potentials O am Gate für den Speicherwert O dar.

Es wird nun angenommen, das Potential am Gate 5 sei so hoch, daß sich ein Kanal zwischen der Sourcezone 2 und Drainzone 3 ausbildet. Im betrachteten Beispiel ist hierzu ein positives Potential an der Gate-Elektrode G erforderlich. Damit ist die Diode 14 in Fig. 2 wiederum in Durchlaßrichtung gepolt. Würde die dieser Diode 14 entsprechende Kontaktstelle zwischen Verbindungsstück 9 und Gebiet 11 sich in der Kanalzone befinden, dann würde der dann durch Gebiet 11 hindurchtretende Kanal das positive Potential des den Speicherwert 1 speichernden Gates 5 auf den Potentialwert in der Kanalzone an dieser Stelle reduzieren; der Wert des Kanalpotentials an dieser Stelle ist aber nahezu O V. Dieser Zustand wird verhütet, wenn die Kontaktstelle bestehend aus Verbindung 9 und Gebiet 11 außerhalb der Kanalzone angeordnet wird. Dann bleibt der hohe Widerstand der Ableitung des Gates 5, welcher für die bereits erwähnte Stabilisierung des O-Potentials erforderlich ist, bei dem für die Bildung eines Kanals entsprechend dem Speicherwert 1 erforderlichen Potential am Gate erhalten.

Es wird nunmehr auf das erfindungsgemäße Ausführungsbeispiel gemäß Fig. 4a und 4b mit dem zugehörigen Ersatzschaltbild in Fig. 5 Bezug genommen. Die dem Ausführungsbeispiel gemäß Fig. la, Ib entsprechenden Teile der Struktur sind mit den gleichen Bezugszeichen versehen. Ein Unterschied in der Struktur gemäß Fig. 4a, 4b besteht lediglich darin, daß die Gate-Substratverbindung, bestehend aus dem Verbindungsstück 19 und dem N -dotierten Gebiet 18, bezüglich der Drainzone 2O in einer definierten Lage angeordnet ist. Die Wirkung der Diodenkombination 14, 15, die bereits in Verbindung mit dem Ausführungsbeispiel gemäß

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Fig. la, Ib beschrieben wurde, ist nämlich besonders vorteilhaft, wenn die Kontaktstelle außerhalb der Kanalzone zwischen Gate und Substrat, bestehend aus dein Verbindungsstück 19 und dem ^-dotierten Gebiet 18, sich ebenfalls im Verarmungsgebiet der Drainzone befindet und das Gebiet 18 somit etwa auf dem Potential O liegt. Zu diesem Zweck kann, wie aus Fig. 4b zu ersehen, die Drainzone 20 seitlich über die Kanalzone hinaus verbreitert werden. Bei einem Potential 0 V am Gate 5 entsprechend dem Speicherwert 0 ist nunmehr neben der aus dem Verbindungsstück 19 und dem N⁺-Gebiet gebildeten Diodenstrecke 14 auch die zwischen dem N -Gebiet 18 und dem P-Substrat 1 gebildete Diodenstrecke 15 in Durchlaßrichtung gepolt. Wenn bei Potential O V am Gate 5 über die in Sperrichtung gepolte Diodenstrecke 12 Elektronen vom Gate 5 abgezogen werden und sich auf dem Gate positive Ladungen zu sammeln beginnen, dann werden diese positiven Ladungen sofort über die bei Potential 0 durchgängigen Dioden 14 und 15 abgeführt.

Wird auf das Gate 5 ein positives Potential entsprechend dem Speicherwert 1 gegeben, dann ist die Diode 14 weiterhin durchlässig, während die Diode 15 in Sperrichtung gepolt ist, damit bleibt das positive Potential des Gates erhalten, über den Sperrwiderstand der Diodenstrecke 12 werden Potentialverluste des beispielsweise auf +2,5 V liegenden Gates laufend ausgeglichen. Die Potentialverluste können durch unerwünschte Isolationsströme verursacht werden.

Der Vorgang des Einschreibens von Speicherwerten wird in Verbindung mit Fig. 3 erläutert. In Fig. 3 ist neben der im folgenden als Speichertransistor bezeichneten, erfindungsgemäßen Feldeffekttransistorstruktur ein an die Gate-Elektrode G angeschlossener und mit einer Bitleitung BL und einer Wortleitung WL verbundener Feldeffekttransistor vorgesehen, der im folgenden als Ansteuertransistor bezeichnet ist und über den der Speichertransistor betrieben wird. Beim Einschreiben des Speicherwertes in den Speichertransistor wird die mit der Gate-Elektrode des

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Ansteuertransistors 22 verbundene Wortleitung WL für kurze Zeit auf ein höheres Potential gebracht. Der Ansteuertransistor 22 wird dadurch leitend, so daß ein auf die Bitleitung BL gegebener kurzzeitiger Spannungsimpuls auf die Gate-Elektrode 6 des Speichertransistors gelangt. Das bedeutet, daß das Gate 5 des Speichertransistors auf ein positives Potential von z.B. +2,5 V entsprechend dem Speicherwert 1 angehoben wird. Das Gate 5 behält auch nach Abklingen des auslösenden Spannungsimpulses diesen Potentialwert bei, da dieser bei vorhandenem Konaistrom vom im Verarmungsgebiet der Drainzone 3 liegenden N -Gebiet 10 abgegriffen und über den Sperrwiderstand der Diode 12 auf das Gate 5 gekoppelt wird. M

Beim Einschreiben des Speicherwertes O wird in ähnlicher Weise das Potential der Wortleitung WL angehoben und über den leitenden Ansteuertransistor 22 das O-Potential der Bitleitung BL auf die Gate-Elektrode G des Speichertransistors gegeben. Wie bereits geschildert, wird das O-Potential am Gate 5 über den Sperrwiderstand der Diode 15 (Fig. 2) gewährleistet, die zwischen dem N -Gebiet 11 und dem P-Substrat 1 gebildet wird.

Bei einer erfindungsgemäßen Ausführungsform des Speichertransistors nach den Fign. 4 und 5 wird das O-Potential des Gates 5 dadurch gewährleistet, daß die beiden Dioden 14 und 15 (Fig. 5) bei O-Potential am Gate 5 in Durchlaßrichtung gepolt sind. "

Auch der Vorgang des Auslesens einer gespeicherten Information ist der Darstellung der Fig. 3 zu entnehmen. Beim Auslesen wird der Ansteuertransistor 22 über einen Adressierimpuls auf der Wortleitung WL leitend gemacht und das Potential des Gates 5 des Speichertransistors über die Bitleitung BL möglichst hochohmig abgefüllt.

Es wird nunmehr auf das erfindungsgemäße Ausführungsbeispiel gemäß Fig. 6 Bezug genommen, das im wesentlichen dem Ausführungs-Docke t GE 970 025; GE 87O 071

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beispiel gemäß den Fign. 4 und 5 entspricht und auch mit den gleichen Bezugszeichen versehen ist. Ein einen wesentlichen Vorteil begründender Unterschied besteht darin, daß das Gate 5 in zwei Abschnitte 5a und 5b aufgespalten ist. Wie bereits ausgeführt, ist es aus Stabilitätsgründen erwünscht, daß sich am Gate des Speichertransistors nach Abklingen des Schreibimpulses zur Speicherung des Speicherwertes 1 ein möglichst hohes Potential einstellt. Haßgebend für die Erzielung eines hohen Potentials am Gate ist das Potential an der Stelle der Kanalzone, an der sich das N -Gebiet 10 befindet. Das Potential im Bereich des Gebietes 10 ist umso höher, je höher der Kanalwiderstand ist, der im wesentlichen durch seine geometrischen Dimensionen bestimmt ist. Beim erfindungsgemäßen Ausführungsbeispiel gemäß Fig. 6 wird der Kanalwiderstand vorteilhaft dadurch erhöht, daß das Gate 5 in die zwei Abschnitte 5a und 5b unterteilt wird. Zwischen den beiden elektrisch verbundenen Gate-Abschnitten 5a und 5b liegt eine Strecke im Kanal, in deren Bereich durch Influenz keine Elektronen angesammelt werden können. In dem genannten Kanalgebiet herrscht demnach ein hoher elektrischer Widerstand. Eine Folge davon ist, daß der Gesamtkanalwiderstand erhöht und der Drainstrom entsprechend erniedrigt wird. Der geringere Drainstrom bewirkt ein höheres Potential an der Stelle des N -Gebietes 10 im Verarmungsgebiet der Drainzone und damit ein höheres Potential an den Gate-Abschnitten 5a und 5b für den Speicherwert 1.

Für den Speicherwert 0 bleiben die Potentialverhältnisse dieselben, wie bei nicht unterteiltem Gate.

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Claims

PAT ENTANSPRÜCHE

Oberflächengesteuerte Halbleiteranordnung, bei der in ein Substrat erster Leitfähigkeit zwei Gebiete mit dazu entgegengesetzter zweiter Leitfähigkeit als Source- und Drainzonen eingebracht sind, bei der die zwischen Source- und Drainzone liegende Kanalzone mit einer Isolierschicht und diese wiederum mit einer leitenden Schicht als Gate belegt ist und bei der mindestens eine elektrische Verbindung zwischen Gate und Kanalzone vorgesehen ist, nach Patent (Patentanmeldung P 20 Ol 184.1), dadurch gekennzeichnet, daß zusätzlich zur Gate-Kanalverbindung (8, 10) eine außerhalb der Kanalzone liegende Gate-Substratverbindung (9, 11 bzw. 18, 19) vorgesehen ist.
2. Oberflächengesteuerte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Kanalverbindung (8, 10) und die Gate-Substratverbindung (9, 11 bzw. 18, 19) Diodenstrecken (12, 13 und 14, 15) enthalten.
3. Oberflächengesteuerte Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß an den Kontaktstellen zwischen Gate und Kanal bzw. Substrat Gebiete (10, 11 bzw. 18) zweiter Leitfähigkeit im Kanal bzw. Substrat vorgesehen sind.
4. Oberflächengesteuerte Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Gate (5) aus entsprechend der ersten Leitfähigkeit dotiertem, polykristallinem Material besteht.
5. Oberflächengesteuerte Halbleiteranordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß sich die Gate-Kanal verbindung (8, 10) in der Abschnürzone der Drainzone (3 bzw. 20) befindet.

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6. Oberflächengesteuerte Halbleiteranordnung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß die außerhalb der Kanalzone liegende Gate-Substratverbindung (9, IO bzw. 18, 19) im Bereich der Sperrschicht des Überganges Substrat-Drainzone angeordnet ist.
7. Oberflächengesteuerte Halbleiteranordnung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß zur Erhöhung des Kanalwiderstandes das Gate (5) in einzelne Gate-Abschnitte (5a, 5b) unterteilt ist.

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