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- Priorität: 29. Juni 2001, Korea, P2001-38130(P)
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Beschreibung
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Die Erfindung betrifft Halbleiterspeicher, genauer gesagt eine Bezugspegelschaltung in einem ferroelektrischen Speicher sowie ein Verfahren zum Betreiben derselben.
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Im Allgemeinen zeigen nichtflüchtige ferroelektrische Speicher (d. h. ferroelektrische Direktzugriffsspeicher (FRAM)) eine Datenverarbeitungsgeschwindigkeit, die im Wesentlichen derjenigen eines dynamischen Direktzugriffsspeichers (DRAM) entspricht, wobei sie Daten sogar bei abgeschalteter Spannung aufrechterhalten. Wegen dieser Eigenschaft werden nichtflüchtige ferroelektrische Speicher als Speicher der nächsten Generation angesehen.
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Als Speicher mit einer Struktur ähnlich derjenigen eines DRAM verwendet ein FRAM hohe Restpolarisation, die eine Eigenschaft ferroelektrischer Körper ist, unter Verwendung eines Ferroelektrikums als Komponente eines Kondensators.
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Wegen dieser Eigenschaft der Restpolarisation verbleiben Daten selbst dann ungelöscht, wenn ein elektrisches Feld weggenommen wird.
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Die 1 veranschaulicht die Hystereseschleife eines typischen Ferroelektrikums. Wie es in der 1 dargestellt ist, bleibt aufgrund des Vorliegens der Restpolarisation (oder spontanen Polarisation) selbst dann, wenn ein elektrisches Feld weggenommen wird, das eine Polarisation hervorgerufen hat, ein Datenwert in gewissem Ausmaß (d. h. in Form von Zuständen d oder a) erhalten.
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Eine nichtflüchtige ferroelektrische Speicherzelle wird dadurch als Speicher verwendet, dass eine Entsprechung zwischen den Polarisationszuständen d und a und den logischen Zuständen 1 bzw. 0 hergestellt wird.
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Nachfolgend ist immer von einem ferroelektrischen Speicher die Rede, wenn der Kürze halber nur von einem Speicher gesprochen wird.
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Nun wird ein bekannter Speicher unter Bezugnahme auf die beigefügten Zeichnungen 2 und 3 erläutert. Dabei ist die 2 eine schematische Ansicht eines Zellenarrayblocks eines typischen Speichers, und die 3 ist ein Schaltbild einer Hauptzelle in der 2.
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Ein Zellenarrayblock verfügt über eine Anzahl von Unterzellenarrays. Es existieren obere und untere Unterzellenarrays sub_T und sub_B, und zwischen diesen ist ein Block von Leseverstärkern S/A ausgebildet. Außerdem ist entsprechend eine Leseverstärkerschaltung pro Bitleitung ausgebildet, und am Ende der Bitleitung existiert eine Spaltenauswähleinrichtung CS. Jedes der Unterzellenarrays verfügt über Bitleitungen Top_B/L und Bot_B/L, eine Vielzahl von mit diesen verbundenen Hauptzellen MC, eine mit den genannten Bitleitungen verbundene Bezugszelle RC und eine Spaltenauswähleinrichtung CS, die eine entsprechende Spaltenbitleitung unter Verwendung einer Y(Spalten)-Adresse selektiv adressiert. Wenn sich die Spaltenauswähleinrichtung CS auf hohem Pegel befindet, ist die entsprechende Spaltenbitleitung mit einem Datenbus verbunden, um eine Datenübertragung zu ermöglichen.
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Nun wird die Struktur einer Hauptzelle eines Zellenarrays mit der oben genannten Struktur beschrieben. Wie es in der 3 dargestellt ist, wird eine Hauptzelle MC dadurch aufgebaut, dass eine Bitleitung B/T in eine Richtung ausgebildet wird und eine Wortleitung W/L so ausgebildet wird, dass sie die Bitleitung schneidet. Eine Plattenleitung P/L ist von der Wortleitung W/L beabstandet und läuft in derselben Richtung wie diese. Außerdem existiert ein Transistor C, dessen Gate mit der Wortleitung W/L verbunden ist und dessen Source mit der Bitleitung B/L verbunden ist. Ein ferroelektrischer Kondensator FC ist auf solche Weise ausgebildet, dass sein erster Anschluss mit dem Drain des Transistors T und sein zweiter Anschluss mit der Plattenleitung P/L verbunden ist.
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Nun werden der Aufbau und der Betrieb einer bekannten Bezugszelle eines Speichers mit dem oben genannten Aufbau anhand der 4 beschrieben, die eine zugehörige detaillierte schematische Ansicht ist. Jede Bezugszelle verfügt über eine in einer Richtung ausgebildete Bitleitung B/L, eine die Bitleitung schneidende Bezugswortleitung REF_W/L und einen Schaltblock 51, der durch ein Signal der Bezugswortleitung gesteuert wird, um selektiv eine in der Bitleitung der ferroelektrischen Kondensatoren gespeicherte Bezugsspannung zu übertragen. Ein Pegelinitialisierungsblock 52 führt eine selektive Initialisierung des Pegels am Eingangsanschluss des mit den ferroelektrischen Kondensatoren verbundenen Schaltblocks 51 aus. Die ferroelektrischen Kondensatoren sind parallel mit dem Eingangsanschluss des Schaltblocks 51 verbunden.
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Der Schaltblock 51 verfügt über einen NMOS-Transistor (nachfolgend als ”erster Transistor” bezeichnet) T1, dessen Gate mit der Bezugswortleitung REF_W/L verbunden ist, dessen Drain mit der Bitleitung B/L verbunden ist und dessen Source mit einem Speicherknoten SN verbunden ist.
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Der Pegelinitialisierungsblock wird durch ein Bezugszellenequalizer-Steuersignal REF_EQ gesteuert, das ein Steuersignal zum Initialisieren des Speicherknotens SN der Bezugszelle ist. Auch der Pegelinitialisierungsblock 52 enthält einen NMOS-Transistor (nachfolgend als ”zweiter Transistor” bezeichnet) T2, der zwischen die Source des ersten Transistors T1 und einen Masseanschluss Vss geschaltet ist.
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Die Anzahl ferroelektrischer Kondensatoren FC1, FC2, ..., FCn wird abhängig von der Kondensatorgröße der Bezugszelle bestimmt.
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Der Speicherknoten SN ist mit ersten Anschlüssen der ferroelektrischen Kondensatoren FC1, FC2, ..., FCn parallel verbunden. Anders gesagt, bildet der erste Kondensator FC1 einen Grundanschluss, und die restlichen Kondensatoren FC2, ... FCn werden selektiv und zusätzlich angeschlossen.
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Das Bezugszellenequalizer-Steuersignal REF_EQ initialisiert den Speicherknoten auf einen Massespannungspegel. D. h., dass dann, wenn es sich auf hohem Pegel befindet, der zweite Transistor T2 eingeschaltet wird, so dass der Speicherknoten auf dem Massespannungspegel gehalten wird.
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Nun wird der Betrieb der oben genannten Bezugszelle beschrieben.
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Werte Qs und Qns einer Hystereseschleife eines Ferroelektrikums bezeichnen Schaltvorgangs- bzw. Nichtschaltungsvorgangs-Ladungen desselben. Eine Bezugszelle basiert auf dem Wert Qns. Anders gesagt, wird die Bezugswortleitung REF_W/L innerhalb eines Betriebszyklus gemeinsam mit der Bezugsplattenleitung REF_P/L auf den hohen Pegel gebracht. Demgemäß werden der Bitleitung B/L Ladungen zugeführt, die dem Wert Qns × ferroelektrischer Kondensator entsprechen. In diesem Fall wird die Bezugswortleitung REF_W/L auf den niedrigen Pegel gebracht, bevor der Leseverstärker betrieben wird, damit die Bezugszelle nicht durch die Spannung der Bitleitung beeinflusst wird. Indessen wird die Bezugsplattenleitung auf dem hohen Pegel gehalten, und sie wird auf den niedrigen Pegel gebracht, wenn sich die Bezugswortleitung ausreichend stabilisiert hat.
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Wie oben beschrieben, ist während einer Vorabladeperiode kein gesonderter Wiederherstellvorgang erforderlich, da Nichtschaltungsvorgang-Ladungen Qns verwendet werden. Demgemäß wird für die Bezugswortleitung kein hoher Pegel mehr benötigt.
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Da der Bezugspegel durch den Anfangspegel am Hauptknoten beeinflusst wird, wird der zweite Transistor T2 in der 4 dazu verwendet, den Speicherknoten zu stabilisieren, und das Bezugszellenequalizer-Steuersignal REF_EQ wird dazu verwendet, den Speicherknoten auf den Massespannungspegel zu initialisieren. Da also der Anfangspegel beim Speichern auf dem Massespannungspegel gehalten wird, kann der Bezugspegel stabilisiert werden.
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Nun wird das Betriebsverfahren unter Bezugnahme auf die in der 5 dargestellte Hystereseschleife und das in der 6 dargestellte zeitbezogene Diagramm zum Betrieb einer bekannten Bezugszelle erläutert.
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Gemäß dem zeitbezogenen Diagramm der 6 beginnt der Betriebszyklus dann, wenn ein Chipaktiviersignal CEBpad auf den niedrigen Pegel gebracht wird, und es werden aktive Perioden A, B und C erzeugt. Eine Vorabladeperiode D beginnt dann, wenn das Chipaktiviersignal CEBpad auf den hohen Pegel gebracht wird. Ein Zyklus wird abgeschlossen, wenn die Vorabladeperiode durchlaufen wird.
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Wenn die aktive Periode eines Chips beginnt, wird während der Perioden A und B eine Adresse decodiert. Dann werden verschiedene Steuersignale aktiviert, und die Bezugswortleitung REF_W/L und die Bezugsplattenleitung REF_P/L werden vom niedrigen auf den hohen Pegel gebracht. Dabei werden in der Periode C Bezugszellendaten an jede Bitleitung übertragen.
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Dann wird die Bezugsplattenleitung REF_P/L in der Vorabladeperiode D auf den niedrigen Pegel gebracht. In den restlichen Perioden wird sie auf diesem niedrigen Pegel gehalten, um dadurch zu verhindern, dass eine Spannung über die beiden Elektroden der Bezugszelle in den ferroelektrischen Kondensator gelangt.
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Zum Zeitpunkt, zu dem die Bezugsplattenleitung REF_P/L vom hohen auf den niedrigen Pegel gebracht wird, wird sie im Verlauf der Zeit vom Zustand a auf den Zustand b gebracht. Daher variiert eine nicht zerstörte Ladung abhängig von der verstrichenen Zeit, nachdem die Bezugsplattenleitung REF_P/L vom hohen auf den niedrigen Pegel gebracht wurde, zwischen einem Wert Qns und einem Wert Q'ns. Wegen dieser fehlenden Konstanz der nicht zerstörten Ladung variiert auch der durch diese aufrechterhaltene Pegel der BezugsBitleitung REF_B/L entsprechend, wodurch die Lesetoleranz verringert wird.
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Beim oben beschriebenen bekannten Speicher und beim zugehörigen Verfahren zum Betreiben einer Bezugszelle bestehen die folgenden Nachteile:
- – Da die nicht zerstörte Ladung nicht konstant ist, ändert sich auch der Pegel der Bezugsbitleitung. Im Ergebnis ist der Bezugspegel nicht konstant, und er ändert sich unter dem Einfluss von Qns und Q'ns, so dass, wie genannt, die Lesetoleranz verringert ist.
- – Insbesondere hat die Zeitabhängigkeit eine starke Auswirkung auf den ferroelektrischen Kondensator. Dies führt zu einer Änderung der Ladungsmenge aufgrund der Lade- und Entladezeit, was zu einer großen Änderung des Bezugspegels fuhrt.
- – Beim bekannten Speicher wird nur eine einzige Spannung dazu verwendet, einen Bezugspegel zu erzeugen, was dazu führt, dass dieser merklich variiert. Anders gesagt, hängt das Verhalten des bekannten Kondensators stark von der Zeit ab.
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Die
US 6,055,200 A beschreibt variable Testspannungsschaltungen und Verfahren für ferroelektrische Speichervorrichtungen. Die Vorrichtung umfasst einen ersten Speicherzellenblock, einen ersten Referenzzellenblock, und eine erste Bitleitungsvorladeschaltung, die an einer ersten Seite eines Leseverstärkers angeordnet und mit einer Vielzahl von Bitleitungen verbunden ist. Der erste Speicherzellenblock weist eine Vielzahl von Wortleitungen und eine Vielzahl von Plattenleitungen entsprechend den Wortleitungen auf. Der erste Referenzzellenblock weist eine Referenzwortleitung und eine Referenzplattenleitung entsprechend der Referenzwortleitung auf. Die ferroelektrische Speichervorrichtung umfasst ferner einen zweiten Speicherzellenblock, der analog zu dem ersten Speicherzellenblock aufgebaut ist und einen zweiten Referenzzellenblock umfasst. Der zweite Referenzzellenblock weist ein Paar von Referenzzellen auf, die jeweils einen Schalttransistor und einen ferroelektrischen Kondensator umfasst. Das Gate des Schalttransistors ist dabei mit einer Referenzwortleitung verbunden, wobei die erste Elektrode mit der Bitleitung und die andere Elektrode mit der Referenzplattenleitung durch den ferroelektrischen Kondensator verbunden ist. Darüber hinaus ist eine Elektrode eines NMOS-Transistors an dem Verbindungspunkt zwischen der zweiten Elektrode des Transistors und dem ferroelektrischen Kondensator gekoppelt, wobei der NMOS-Transistor durch ein Steuersignal geschaltet wird und mit seiner anderen Elektrode mit einer Steuerleitung in Verbindung steht.
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Der Erfindung liegt die Aufgabe zugrunde, eine Bezugspegelschaltung in einem ferroelektrischen Speicher sowie ein Verfahren zum Betreiben derselben zu schaffen, durch die ein Bezugspegel stabilisiert werden kann und ein Bezugskondensator gemeinsam durch benachbarte Zellenarrayblöcke genutzt werden kann, um die Layoutfläche zu verkleinern.
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Diese Aufgabe ist hinsichtlich der Schaltung durch die Lehre des beigefügten unabhängigen Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehre des beigefügten unabhängigen Anspruchs 5 gelöst.
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Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
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1 zeigt eine Hystereseschleife eines typischen Ferroelektrikums;
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2 ist eine schematische Ansicht eines Zellenarrayblocks eines üblichen Speichers;
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3 ist ein Schaltbild einer Hauptzelle in der 2;
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4 ist eine detaillierte schematische Ansicht einer Bezugszelle eines bekannten Speichers;
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5 zeigt eine Hystereseschleife einer Bezugszelle eines bekannten Speichers;
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6 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs einer bekannten Bezugszelle;
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7 ist eine detaillierte schematische Ansicht einer Bezugszelle eines erfindungsgemäßen ferroelektrischen Speichers;
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8 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs einer Bezugszelle in der 7;
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9 ist eine schematische Ansicht zum Veranschaulichen eines Zustands, bei dem ein erfindungsgemäßer Bezugskondensator gemeinsam in zu ihm benachbarten Zellenarrayblöcken verwendet wird; und
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10 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs einer Bezugszelle in der 9.
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Unter Bezugnahme auf die 7 und 8 wird nun eine Ausführungsform der Erfindung näher erläutert.
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Wenn ein Speicher für eine lange Zeitperiode nicht angesteuert wird, wird ein Pegel +Pr oder –Pr beeinträchtigt, bei denen es sich um Anfangszustände eines Zellenkondensators handelt, so dass ihre Größen variieren können. Dieser Effekt führt zu einem anderen Differenzwert als dann, wenn der Speicher nur für eine kurze Zeitperiode nicht angesteuert wird. Anders gesagt, entspricht der Zustand einer Bezugszelle, für die mehr Vorgänge als für eine Hauptzelle ablaufen, nicht dem Zustand einer Hauptzelle. Daher wird die Differenz zwischen den Pr-Werten zweier Zellen größer, wodurch der Bezugspegel instabil wird.
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Durch die Erfindung soll die mangelnde Konstanz des Bezugspegels, wie sie im Verlauf der Zeit auftritt, verbessert werden. Anders gesagt, sollen die Lade- und die Entladezeit gleich gemacht werden, um die zeitliche Abhängigkeit des Kondensators zu nutzen.
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Wie es in der 7 dargestellt ist, verfügt die erfindungsgemäße Bezugspegelschaltung eines Speichers über eine Vielzahl von Bitleitungen BL1, BL2, ... BLn, die in einer Richtung innerhalb eines Einheitszellenblocks 71 ausgebildet sind, eine Bezugswortleitung REF_W/L 73, die rechtwinklig zu den Bitleitungen ausgebildet ist, eine Bezugsplattenleitung REF_P/L 72, die in derselben Richtung wie die Bezugswortleitung REF_W/L ausgebildet ist, eine Vielzahl parallel angeordneter Bezugskondensatoren FC1, FC2, ... FCn, deren erste Elektrode mit der Bezugsplattenleitung REF_P/L 72 verbunden ist und deren zweite Elektrode mit einem Speicherknoten SN der Bezugszelle verbunden ist, eine Pegelinitialisierungseinheit 74 aus einem NMOS-Transistor T2, an dessen Gate ein Bezugszellenequalizer-Steuersignal REF_EQ angelegt wird, dessen eine Elektrode mit einem Masseanschluss GND verbunden ist und dessen andere Elektrode mit dem Speicherknoten SN verbunden ist, und einen Schaltblock aus einer Vielzahl von NMOS-Transistoren T1-1, T1-2, ... T1-n, deren eine Elektrode in Zuordnung zu jeder Bitleitung angeschlossen ist, deren andere Elektrode mit einem Speicherknoten SN eines Bezugskondensators verbunden ist und deren Gate gemeinsam mit der Bezugswortleitung REF_W/L verbunden sind.
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Diese Bezugspegelschaltung wird entsprechend einem Einheitszellenblock hergestellt, wie er in einer Vielzahl von innerhalb eines Zellenarrays ausgebildeten Unterzellenarrays vorhanden ist.
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Ein Zellenarrayblock verfügt über eine Anzahl von Unterzellenarrays. Zwischen einem oberen und einem Unterzellenarray sub_T und sub_B, die einander benachbart sind, ist ein Leseverstärker S/A ausgebildet. Auch ist in jeder Bitleitung eine Leseverstärkerschaltung ausgebildet, und am Ende jeder Bitleitung ist eine Spaltenauswähleinrichtung vorhanden.
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Jedes der Unterzellenarrays verfügt grob gesprochen über Bitleitungen Top_B/L und Bot_B/L, eine Vielzahl von mit diesen verbundenen Hauptzellen MC, eine mit diesen Bitleitungen verbundene Bezugszelle RC sowie eine Spaltenauswähleinrichtung CS, die eine entsprechende Spaltenbitleitung unter Verwendung einer Y(Spalten)-Adresse selektiv aktiviert. Wenn sich die Spaltenauswähleinrichtung CS auf hohem Pegel befindet, ist die entsprechende Spaltenbitleitung mit einem Datenbus verbunden, um eine Datenübertragung zu ermöglichen.
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Nun wird der Aufbau einer Hauptzelle im Zellenarray mit dem oben genannten Aufbau beschrieben. In einer Hauptzelle MC ist eine Bitleitung B/L in einer Richtung ausgebildet, und eine Wortleitung W/L ist die Bitleitung schneidend ausgebildet. Eine Plattenleitung P/L verläuft parallel zur Wortleitung W/L beabstandet von dieser. Es existiert ein Transistor T, dessen Gate mit der Wortleitung W/L verbunden ist und dessen Source mit der Bitleitung B/L verbunden ist. Ein ferroelektrischer Kondensator FC ist so ausgebildet, dass sein erster Anschluss mit dem Drain des Transistors T verbunden ist und sein zweiter Anschluss mit der Plattenleitung P/L verbunden ist.
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Die ferroelektrischen Kondensatoren FC1, FC2, ..., FCn bestehen aus einer ersten Elektrode, einer zweiten Elektrode und einem zwischen diesen ausgebildeten ferroelektrischen Material. Das Bezugszellenequalizer-Steuersignal REF_EQ initialisiert den Speicherknoten auf den Massespannungspegel. D. h., dass dann, wenn sich dieses Signal auf dem hohen Pegel befindet, der NMOS-Transistor T2 eingeschaltet ist, so dass der Speicherknoten auf dem Massespannungspegel gehalten wird.
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Nun wird der Betrieb der oben genannten Bezugszelle beim erfindungsgemäßen Speicher beschrieben.
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Ein Zyklus beginnt dann, wenn das Chipaktiviersignal CEBpad auf den niedrigen Pegel gebracht wird, wobei aktive Perioden B, C und D erzeugt werden. Dann beginnt, wenn das Chipaktiviersignal CEBpad auf den hohen Pegel gebracht wird, eine Vorabladeperiode E, nach der der Zyklus endet.
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Wenn die aktive Periode des Chips beginnt, wird, während der Periode B, die Adresse decodiert, und es werden mehrere Steuersignale aktiviert, so dass die Bezugswortleitung REF_W/L 73 und die Bezugsplattenleitung REF_P/L 72 vom niedrigen auf den hohen Pegel gebracht werden. Außerdem werden dann, in der Periode C, Bezugszellendaten an jede Bitleitung übertragen.
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Das an die Bezugsplattenleitung REF_P/L angelegte Signal befindet sich nur während der Periode B auf niedrigem Pegel, während es in den anderen Perioden den hohen Pegel einnimmt. Das an die Bezugswortleitung REF_W/L angelegte Signal befindet sich nur während der Periode C auf dem hohen Pegel, und in den anderen Perioden bleibt es dauernd auf dem niedrigen Pegel. Das Bezugszellenequalizer-Steuersignal REF_EQ ist nur während der Periode C auf niedrigem Pegel, und es bleibt in den anderen Perioden dauernd auf dem hohen Pegel. Ein Aktivierungssignal SEN für den Bitleitungs-Leseverstärker bleibt während der Periode D auf hohem Pegel, um den Leseverstärker zu aktivieren. Das Signal BL wird in der Periode C aktiviert, um die Hauptzellendaten und die Bezugsdaten an die Bitleitung zu übertragen, und es wird in der Periode D durch den Leseverstärker aktiviert. Außerdem bleiben das an die Bezugsplattenleitung REF_P/L angelegte Signal und das Bezugszellenequalizer-Steuersignal REF_EQ während der Vorabladeperioden A und E auf dem hohen Pegel. Daher befindet sich die Bezugsplattenleitung REF_P/L beim Einschalten der Spannung im Wesentlichen auf dem hohen Pegel, wodurch der Punkt F auf der Hystereseschleife der 5 eingenommen wird.
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Gleichzeitig mit dem Beginn der aktiven Periode, während der Periode B, wird das an die Bezugsplattenleitung REF_P/L angelegte Signal auf den niedrigen Pegel gebracht, und demgemäß verschiebt sich die Position vom Punkt F zum Punkt A auf der Hystereseschleife der 5.
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Die Bezugsplattenleitung REF_P/L lädt den Bezugskondensator nur während der Periode D mit einer linearen Ladung Qns. Anders gesagt, zeigt der ferroelektrische Kondensator beim Laden und Entladen ein stark zeitabhängiges Verhalten. Daher wird die Zeitabhängigkeit gemäß dem unten beschriebenen Verfahren kontrolliert.
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Als Erstes wird beim Laden die Zeitabhängigkeit durch die Impulszeit der Periode B kontrolliert, und beim Entladen wird die Zeitabhängigkeit durch die Impulszeit der Periode C kontrolliert.
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Nach dem Laden, während der Periode B, wird die Bezugswortleitung REF_W/L eingeschaltet, und die Bezugsplattenleitung REF_P/L wird vom niedrigen auf den hohen Pegel gebracht. D. h., dass, wie es in der 5 dargestellt ist, die elektrische Ladung des Bezugskondensators durch Verschiebung vom Punkt F zum Punkt A während der Periode C an die Bitleitung entladen wird. Daher liegt immer nur Qns vor, während Q'ns fehlt. Außerdem werden wegen der Steuerung der Lade- und Entladezeit durch die Perioden B und C die Lade- und Entlademengen für den Bezugskondensator genauer.
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Durch dauerndes Aufrechterhalten der nicht zerstörten Ladung, wie sie beim oben genannten Verfahren geladen und entladen wird, wird auch der entsprechend induzierte Bezugsbitleitungspegel konstant, wodurch die Lesetoleranz verbessert ist.
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Beim erfindungsgemäßen Verfahren können die Werte Q'ns eines ferroelektrischen Bezugskondensators stark variieren, jedoch bleibt der durch kontrollierte Zeiten realisierte Wert Qns stabil und unverändert, wodurch sich ein konstanter Bezugsbitleitungspegel ergibt.
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Nun wird der Aufbau einer Bezugszelle eines Speichers gemäß der Erfindung, die gemeinsam für den benachbarten Block verwendet wird, anhand der 9 und 10 beschrieben.
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Wie es in der 9 dargestellt ist, verfügt die Bezugszelle eines Speichers gemäß der Erfindung über eine Vielzahl von Zellenblöcken 1, 2, ..., n, eine Vielzahl von Bitleitungen BL1, BL2, ..., BLn, die in einer Richtung innerhalb jedes Zellenblocks ausgebildet sind, Bezugswortleitungen REF_W/L<1>, REF_W/L<2>, ..., REF_WL<n>, die in einer Richtung rechtwinklig zu den Bitleitungen, jedem Zellenblock entsprechend, ausgebildet sind, eine Bezugsplattenleitung REF_P/L, die in derselben Richtung wie die Bezugswortleitungen ausgebildet ist und durch alle Zellenblöcke gemeinsam verwendet wird, eine Vielzahl von Bezugskondensatoren (F1-1, F1-2, ..., F1-n), (F2-1, F2-2, ..., F2-n), ... (Fn-1, Fn-2, Fn-n), die parallel innerhalb jedes Zellenblocks ausgebildet sind und deren jeweilige erste Elektrode mit der Bezugsplattenleitung REF_P/L verbunden ist und deren jeweilige zweite Elektrode mit einem Speicherknoten SN der Bezugszelle verbunden ist, eine Pegelinitialisierungseinheit mit einem NMOS-Transistor, an dessen Gate ein Bezugszellenequalizer-Steuersignal REF_EQ angelegt wird, und dessen eine Elektrode mit einem Masseanschluss GND verbunden ist und dessen andere Elektrode mit dem Speicherknoten SN verbunden ist, und eine Vielzahl von NMOS-Transistoren (T1-1, T1-2, ..., T1-n), (T2-1, T2-2, ..., T2-n) und (Tn-1, Tn-2, ..., Tn-n), deren Gates gemeinsam mit den Bezugswortleitungen REF_W/L<1>, REF_W/L<2>, ..., und REF_W/L<n> verbunden sind, wobei eine jeweilige Elektrode mit jeder Bitleitung verbunden ist und die andere jeweilige Elektrode mit dem Speicherknoten SN des Bezugskondensators verbunden ist.
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In diesem Fall ist der Speicherknoten SN gemeinsam mit allen zweiten Elektroden der Bezugskondensatoren in den Zellenblöcken verbunden. Auch wird der Speicherknoten SN über die Pegelinitialisierungseinheit durch das externe Bezugszellenequalizer-Steuersignal REF_EQ gesteuert.
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Die Bezugspegelschaltung eines Speichers gemäß der Erfindung verfügt über eine von allen Zellenblöcken gemeinsam genutzte Struktur. Genauer gesagt, haben alle Zellenblöcke denselben Speicherknoten SN und dieselbe Bezugsplattenleitung REF_P/L gemeinsam, aber jede Bezugswortleitung REF_W/L<1>, REF_W/L<2>, ..., REF_WL<n> hat abhängig von jedem Zellenblock eine andere Struktur.
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Anders gesagt, können andere Bezugskondensatoren gemeinsam genutzt und gesteuert werden, wenn die Größe eines Bezugskondensators bestimmt wird. Daher kann die Größe verringert werden, und es wird weniger elektrischer Strom verbraucht.
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Der Betrieb der Bezugszelle gemäß der 9 wird nun anhand des zeitbezogenen Diagramms der 10 erläutert, wobei der Grundbetrieb ähnlich dem in der 8 dargestellten ist.
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Ein Betriebszyklus beginnt dann, wenn das Chipaktiviersignal CEBpad auf den niedrigen Pegel gebracht wird, wodurch aktive Perioden A, B und C erzeugt werden. Eine Vorabladeperiode D beginnt, wenn das Chipaktiviersignal CEBpad auf den hohen Pegel gebracht wird. Ein Zyklus ist dann abgeschlossen, wenn die Vorabladeperiode durchlaufen ist.
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Wenn die aktive Periode des Chips beginnt, wird während der Periode B eine Adresse decodiert, und es werden mehrere Steuersignale aktiviert, wobei die Bezugswortleitung und die Bezugsplattenleitung REF_P/L vom niedrigen auf den hohen Pegel gebracht werden. Außerdem werden dann in der Periode C die Bezugszellendaten an jede Bitleitung übertragen.
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Jedoch wird nur das an die Bezugswortleitung REF_W/L eines ausgewählten Zellenblocks angelegte Signal während der Periode C auf dem hohen Pegel gehalten, während es in den restlichen Perioden auf dem niedrigen Pegel gehalten wird. Die Signale, die an die jeweilige Bezugswortleitung REF_W/L der anderen Zellenblöcke, die nicht ausgewählt sind, angelegt werden, werden in allen Perioden auf dem niedrigen Pegel gehalten.
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Die oben beschriebene Bezugspegelschaltung in einem ferroelektrischen Speicher und das Verfahren zum Betreiben derselben gemäß der Erfindung zeigen die folgenden Vorteile:
- – Erstens kann durch Steuern der Impulszeit beim Laden und Entladen eines Bezugskondensators die Lade- und Entlademenge elektrischer Ladungen genau gesteuert werden. Anders gesagt, kann durch Aufrechterhalten der nicht zerstörten elektrischen Ladung die Lesetoleranz des ferroelektrischen Speichers verbessert werden.
- – Zusätzlich können andere Bezugskondensatoren gemeinsam verwendet und gesteuert werden, wenn die Größe eines Bezugskondensator bestimmt wird. Daher kann die Größe verringert werden, und es wird nicht viel elektrischer Strom verbraucht.
