DE19832565C2 - Mit einem Verstärker und einer Impedanzanpassungsspule ausgestattete Duplexerschaltung - Google Patents

Mit einem Verstärker und einer Impedanzanpassungsspule ausgestattete Duplexerschaltung

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Description

Die vorliegende Erfindung betrifft eine Duplexerschal­ tung zum selektiven Verbinden entweder eines Senders oder eines Empfängers mit einer Antenne, wobei die Duplexerschaltung mit einer Ausgangsstufe eines integrier­ ten Kaskodenverstärkers versehen ist.
Herkömmlicherweise wurden GaAs-Duplexerschaltungen häu­ fig in tragbaren Telefonen und dergleichen verwendet. Fig. 11 zeigt ein Schaltungsdiagramm einer Duplexerschaltung ei­ nes seriellen und parallelen Typs nach dem Stand der Tech­ nik.
Entsprechend Fig. 11 bezeichnen Bezugszeichen F1 bis F4 Feldeffekttransistoren eines Verarmungstyps für einen Du­ plexer (Feldeffekttransistoren werden im folgenden mit FET bzw. FET's bezeichnet), während Bezugszeichen Rd1 bis Rd4 Widerstände mit einem Widerstandswert im Kiloohmbereich be­ zeichnen, welche dafür sorgen, daß die Drain- und Source­ elektroden der FET's äquivalente elektrische Potentiale oder Spannungen besitzen. Die Bezugszeichen Rg1 bis Rg4 be­ zeichnen Gatewiderstände mit Widerstandswerten im Kiloohm­ bereich der FET's , während Bezugszeichen C1 bis C4 Konden­ satoren zum gleichstrommäßigen Abtrennen der Sourceelektro­ den der FET's F1 bis F4 von Masse bezeichnen, wobei die Sourceelektroden bezüglich einer Hochfrequenz geerdet sind.
In der Beschreibung bedeutet ein gleichstrommäßiges Ab­ trennen bzw. ein Abtrennen A von B bezüglich Gleichstrom, daß der Gleichstrom nicht zwischen A und B fließt, und Er­ den von A bezüglich einer Hochfrequenz bedeutet, daß ein Hochfrequezsignal von A zur Masse fließt.
Bezugszeichen 1 bezeichnet einen Senderverbindungsan­ schluß, Bezugszeichen 2 bezeichnet einen Empfängerverbin­ dungsanschluß, und Bezugszeichen 3 bezeichnet einen Anten­ nenverbindungsanschluß. Bezugszeichen 4 und 5 bezeichnen Anschlüsse, an welche Steuerspannungen VTX und VRX für ein Umschalten zwischen der Sendung bzw. dem Empfang angelegt werden. Des weiteren ist der Senderverbindungsanschluß 1 mit einer Pull-up-Spannung VUP über einen Pull-up-Wider­ stand RUP mit einem Widerstandswert im Kiloohmbereich ver­ bunden, um das elektrische Potential oder die Spannung ei­ ner zwischen den Anschlüssen 1 und 3 lokalisierten Sende­ zweigschaltung ebenso wie das elektrische Potential oder die Spannung einer zwischen den Anschlüssen 2 und 3 lokali­ sierten Empfangszweigschaltung nach oben zu ziehen, wodurch es ermöglicht wird, daß die Duplexerschaltung durch eine Steuerspannung gesteuert wird, welche einen positiven Wert oder 0 Volt aufweist. Ein Betrieb der Duplexerschaltung ist in Tabelle 1 dargestellt.
Tabelle 1
Erster bekannter Stand der Technik
Aus Tabelle 1 ist ersichtlich, daß während der Sendung die Pull-up-Spannung VUP und die Steuerspannung VTX auf die Versorgungsspannung Vdd der FET's F1 und F4 festgelegt sind, während die Steuerspannung VRX auf 0 V festgelegt ist, um die FET's F1 und F3 auszuschalten und die FET's F2 und F4 einzuschalten, so daß ein von dem Sender über den Anschluß 1 eingegebenes Hochfrequenzsignal über den FET F2 und den Anschluß 3 der Antenne 103 gesendet wird. In dieser Stufe befinden sich der FET F3 in einem gesperrten Zustand und der FET F4 in einem leitenden Zustand, daher wird kein Hochfrequenzsendesignal von dem Sender 101 dem Empfänger 102 gesendet. Während des Empfangs sind die Pull-up-Span­ nung VUP und die Steuerspannung VRX auf die Versorgungs­ spannung Vdd der FET's F1 und F4 festgelegt, während die Steuerspannung VTX auf 0 V festgelegt ist, um die FET's F2 und F4 auszuschalten und die FET's F1 und F3 einzuschalten, so daß das Hochfrequenzsignal, welches von der Antenne 103 empfangen und über den Anschluß 3 eingegeben wurde, über den FET F3 und den Anschluß 2 dem Empfänger 102 gesendet wird. In dieser Stufe befinden sich der FET F2 in einem ge­ sperrten Zustand und der FET F1 in einem leitenden Zustand, daher wird das Hochfrequenzempfangssignal nicht von der An­ tenne 103 dem Empfänger 101 gesendet. In diesem Fall wird jede der Abschnürspannungen VP der FET's F1 bis F4 auf ei­ nen niedrigeren Wert als denjenigen der Versorgungsspannung Vdd festgelegt.
Fig. 12 zeigt ein Schaltungsdiagramm, welches die An­ ordnung eines Kaskodenleistungsverstärkers eines zweiten bekannten Stands der Technik darstellt.
Entsprechend Fig. 12 bezeichnen Bezugszeichen F1 und F2 FET's eines Verarmungstyps für die Leistungsverstärkung, Bezugszeichen Rg1 und Rg2 bezeichnen Gatewiderstände zum Anlegen einer Gatespannung an die FET's F1 und F2, während Bezugszeichen Cg1 und Cg2 Hochfrequenzüberbrückungskonden­ satoren bezeichnen. Die Bezugszeichen Ld und Cd bezeichnen eine Spule und einen Kondensator, welche eine Ausgangsimpe­ danzanpassungsschaltung des Kaskodenleistungsverstärkers bilden, Bezugszeichen Ct und Ca bezeichnen Hochfrequenz­ kopplungskondensatoren, und Bezugszeichen Ld2 bezeichnet eine Hochfrequenzblockierspuleinduktivität zum Zuführen ei­ ner Spannung. Bezugszeichen 81 bezeichnet einen Eingangsan­ schluß, welchem ein zu verstärkendes Hochfrequenzsignal eingegeben wird, während Bezugszeichen 82 einen Ausgangsanschluß zum Ausgeben eines nach der Verstärkung erhaltenen Hochfrequenzsignals bezeichnet. Des weiteren bezeichnet Be­ zugszeichen Vd2 eine Versorgungsspannung, und die Bezugs­ zeichen Vg1 und Vg2 bezeichnen an die FET's F1 bzw. F2 anzu­ legende Gatespannungen.
Es wird festgestellt, daß der GaAs-Kaskodenleistungs­ verstärker üblicherweise eine komplizierte Struktur oder Schaltung aufweist und eine höhere Spannung erfordert, um die verlangte Spannung auszugeben. Daher wird der GaAs-Kas­ kodenleistungsverstärker selten in der Endstufe eines Lei­ stungsverstärkers verwendet, und es wird häufig eine Ver­ stärkerschaltung mit einem FET, dessen Source geerdet ist, verwendet, welche lediglich durch den FET F1 gebildet wird und durch Entfernen des FET's F2 aus der in Fig. 12 darge­ stellten Schaltung erlangt wird.
In einem Fall jedoch, bei welchem der in Fig. 12 darge­ stellte Leistungsverstärker und die in Fig. 11 dargestellte Duplexerschaltung auf einem identischen Chip integriert sind, trat bei der Duplexerschaltung nach dem Stand der Te­ chnik, welche durch Verbinden des in Fig. 1 dargestellten Anschlusses 1 mit dem in Fig. 12 dargestellten Anschluß 82 gebildet wird, die Schwierigkeit auf, daß die Schaltungsdi­ mensionen relativ groß wurden. Mit anderen Worten, wenn der in Fig. 12 dargestellte Leistungsverstärker und die in Fig. 11 dargestellte Duplexerschaltung ohne Modifizierung inte­ griert werden, steigen die Schaltungsdimensionen weiter an, was dazu führt, daß die Schaltung nicht kompakt ausgebildet werden kann.
Aus der US 5,054,114 ist eine Duplexerschaltung für einen Sende-Empfangsumschalter gemäß dem gemeinsamen Oberbegriff der unabhängigen Ansprüche 1 und 3 bekannt.
Aufgabe der vorliegenden Erfindung ist es, eine Du­ plexerschaltung nach dem Oberbegriff des Anspruchs 1 oder 3 derart weiterzubilden, daß die Typgröße und der Einfü­ gungsverlust der Sendezweigschaltung verringert werden können.
Die Lösung der Aufgabe erfolgt durch die kennzeich­ nenden Merkmale der unabhängigen Ansprüche 1 und 3.
Entsprechend einem ersten Gesichtspunkt der vorliegen­ den Erfindung wird eine Duplexerschaltung bereitgestellt mit:
einer Sendezweigschaltung, welche zwischen einem Sender und einer Antenne angeschlossen ist, wobei die Sendezweig­ schaltung eine erste Umschalteschaltung enthält, welche während der Sendung eingeschaltet ist und während des Emp­ fangs ausgeschaltet ist; und
einer Empfangszweigsschaltung, welche zwischen einem Empfänger und der Antenne angeschlossen ist, wobei die Emp­ fangszweigschaltung eine zweite Umschalteschaltung enthält, welche während der Sendung ausgeschaltet und während des Empfangs eingeschaltet ist,
wobei entweder der Sender oder der Empfänger selektiv an die Antenne angeschlossen ist,
wobei die Sendezweigschaltung:
einen Kaskodenleistungsverstärker; und
eine Impedanzanpassungsspule aufweist, welche zwischen dem Kaskodenleistungsverstärker und der Antenne angeschlos­ sen ist.
Entsprechend einem weiteren Gesichtspunkt der vorlie­ genden Erfindung wird eine Duplexerschaltung bereitgestellt mit:
einer Sendezweigschaltung, die zwischen einem Sender und einer Antenne angeschlossen ist, wobei die Sendezweig­ schaltung eine erste Umschalteschaltung enthält, welche während der Sendung eingeschaltet und während des Empfangs ausgeschaltet ist; und
einer Empfangszweigschaltung, welche zwischen einem Empfänger und der Antenne angeschlossen ist, wobei die Emp­ fangszweigschaltung eine zweite Umschalteschaltung enthält, welche während der Sendung ausgeschaltet und während des Empfangs eingschaltet ist,
wobei entweder der Sender oder der Empfänger selektiv an die Antenne angeschlossen ist,
wobei die Sendezweigschaltung:
einen Verstärker mit geerdetem Source; und
eine Impedanzanpassungsspule aufweist, welche zwischen dem Verstärker mit geerdetem Source und der Antenne ange­ schlossen ist.
Bei der oben beschriebenen Duplexerschaltung enthält die zweite Umschalteschaltung vorzugsweise eine Mehrzahl von FET's, welche parallel zueinander angeschlossen sind, wobei jeder der FET's derart betrieben wird, daß er während der Sendung ausgeschaltet und während des Empfangs abge­ schaltet wird bzw. ist.
Bei der oben beschriebenen Duplexerschaltung enthält die zweite Umschalteschaltung vorzugsweise eine Mehrzahl von FET's, die in Serie miteinander verbunden sind, wobei jeder der FET's derart betrieben wird, daß er während der Sendung ausgeschaltet und während des Empfangs eingeschal­ tet wird.
Bei der oben beschriebenen Duplexerschaltung enthält die zweite Umschalteschaltung vorzugsweise eine Mehrzahl von FET's, die parallel und in Serie miteinander verbunden sind, wobei jeder der FET's derart betrieben wird, daß er während der Sendung ausgeschaltet und während des Empfangs eingeschaltet wird bzw. ist.
Entsprechend einem weiteren Gesichtspunkt der vorlie­ genden Erfindung wird eine Duplexerschaltung zum selektiven Verbinden entweder eines ersten oder zweiten Senders oder eines Empfängers mit einer Antenne bereitgestellt mit:
einer ersten Sendezweigschaltung, welche zwischen dem ersten Sender und der Antenne angeschlossen ist, wobei die erste Sendezweigsschaltung eine erste Umschalteschaltung enthält, welche während der Sendung eingeschaltet und wäh­ rend des Empfangs ausgeschaltet ist; und
einer zweiten Sendezweigschaltung, welche zwischen dem zweiten Sender und der Antenne angeschlossen ist, wobei die zweite Sendezweigschaltung eine zweite Umschalteschaltung enthält, welche während der Sendung eingeschaltet und wäh­ rend des Empfangs ausgeschaltet ist; und
einer Empfangszweigschaltung, welche zwischen dem Emp­ fänger und der Antenne angeschlossen ist, wobei die Emp­ fangszweigschaltung eine dritte Umschalteschaltung enthält, welche während der Sendung ausgeschaltet und während des Empfangs eingeschaltet ist,
wobei jede der ersten und zweiten Sendezweigschaltun­ gen:
einen Kaskodenleistungsverstärker; und
eine Impedanzanpassungspule aufweist, welche zwischen dem Kaskodenleistungsverstärker und der Antenne angeschlos­ sen ist.
Bei der oben beschriebenen Duplexerschaltung enthält die dritte Umschalteschaltung vorzugsweise eine Mehrzahl von FET's, welche parallel zueinander angeschlossen sind, wobei die FET's derart betrieben werden, daß sie während der Sendung ausgeschaltet und während des Empfangs einge­ schaltet werden.
Bei der oben beschriebenen Duplexerschaltung enthält die dritte Umschalteschaltung eine Mehrzahl von FET's, die in Serie miteinander verbunden sind, wobei jeder der FET's, derart betrieben wird, daß er während der Sendung ausge­ schaltet und während des Empfangs eingeschaltet wird bzw. ist.
Dementsprechend kann durch Aufnahme des Kaskodenlei­ stungsverstärkers in die Sendezweigschaltung der Duplexer­ schaltung die Chipgröße spürbar in dem Chip verringert wer­ den, welcher durch Integrieren des Leistungsverstärkers mit der Duplexerschaltung erlangt wird, und es kann der Einfü­ gungsverlust während der Sendung der Duplexerschaltung ver­ ringert werden. Des weiteren kann die Impedanzanpassung der Antenne an den Empfänger leichter erzielt werden.
Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert, wobei ähnliche Teile mit ähnlichen Bezugszeichen versehen sind.
Fig. 1 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 3 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 4 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 5 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 6 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 7 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer siebenten bevorzug­ ten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 8 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer achten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 9 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer neunten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 10 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer zehnten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 11 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung eines ersten bekannten Stands der Technik darstellt; und
Fig. 12 zeigt ein Schaltungsdiagramm einer Struktur eines Kaskodenleistungsverstärkers eines zweiten bekannten Stands der Technik.
Bevorzugte Ausführungsformen der Erfindung werden unten unter Bezugnahme auf die Figuren beschrieben.
Erste bevorzugte Ausführungsform
Fig. 1 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. In Fig. 1 werden Komponenten ähnlich den in Fig. 11 und Fig. 12 dargestellten Komponenten mit denselben Bezugszeichen bezeichnet.
Die Duplexerschaltung der vorliegenden bevorzugten Aus­ führungsform ist dadurch charakterisiert, daß der in Fig. 12 dargestellte Kaskodenleistungsverstärker und eine Impe­ danzanpassungsspule bzw. -induktivität Ld in eine Sende­ zweigschaltung eingesetzt sind, die zwischen einem Sender­ verbindungsanschluß 1 und einem Antennenverbindungsanschluß 3 lokalisiert ist.
Entsprechend Fig. 1 enthält die zwischen dem Anschluß 1 und dem Anschluß 3 lokalisierte Sendezweigschaltung eine erste Umschalteschaltung, welche während der Sendung einge­ schaltet und während des Empfangs ausgeschaltet ist, wäh­ rend die zwischen dem Anschluß 2 und dem Anschluß 3 lokali­ sierte Empfangszweigschaltung eine zweite Umschalteschal­ tung enthält, die während der Sendung ausgeschaltet und während des Empfangs eingeschaltet ist. In diesem Fall ist die erste Umschalteschaltung durch einen Kaskodenleistungs­ verstärker gebildet, während die zweite Umschalteschaltung durch die Empfangszweigschaltung nach dem ersten bekannten Stand der Technik gebildet ist.
Die Bezugszeichen der FET's F1 bis F4 bezeichnen FET's eines Verarmungsstyps, während die Bezugszeichen Rd2, Rd3 und Rd4 Widerstände mit einem Widerstandswert im Kiloohmbe­ reich bezeichnen, wobei die Widerstände Rd2, Rd3 und Rd4 zwischen den Drain- und Sourceelektroden der FET's F2, F3 bzw. F4 angeschlossen sind, so daß der Drain und das Source jedes der FET's F2, F3 und F4 äquivalente elektrische Po­ tentiale oder Spannungen zueinander besitzen. Die Bezugs­ zeichen Rg1, Rg2, Rg3 und Rg4 bezeichnen eine Gatespannung anlegende Widerstände, welche jeweils einen Widerstandswert im Kiloohmbereich zum Anlegen einer Gatespannung an das Gate jedes der FET's F1 bis F4 aufweist, während die Bezugs­ zeichen C1 und C2 Hochfrequenzüberbrückungskondensatoren bezeichnen und Bezugszeichen C4 einen Kondensator zum Erden des Source des FET's F4 bezüglich einer Hochfrequenz be­ zeichnet. Bezugszeichen Ld bezeichnet eine Impedanzanpas­ sungsinduktivität zum Erzielen einer Impedanzanpassung der Ausgangsstufe des Kaskodenleistungsverstärkers mit der An­ tenne 103. Bezugszeichen Ct, Ca und Cr bezeichnen Hochfre­ quenzkopplungskondensatoren, während Bezugszeichen Ld2 eine Hochfrequenzblockierspule bzw. -induktivität für die Ver­ sorgungsspannung bezeichnet. Des weiteren bezeichnet Be­ zugszeichen Vd2 eine Spannungsquelle, während Bezugszeichen Vg1 bis Vg4 die Gatespannungen der FET's F1 bis F4 jeweils bezeichnen. Des weiteren ist ein Ende des Kondensators Cr mit dem Empfängerverbindungsanschluß 2 verbunden, und das andere Ende davon ist an eine Pull-up-Spannung VUP über ei­ nen Pull-up-Widerstand RUP angeschlossen, welcher einen Wi­ derstandswert im Kiloohmbereich aufweist, zum Nachobenzie­ hen des elektrischen Potentials oder der Spannung der zwi­ schen dem Sendeverbindungsanschluß 1 und dem Antennenver­ bindungsanschluß 3 lokalisierten Sendezweigschaltung ebenso wie des elektrischen Potentials oder der Spannung der zwi­ schen den Anschlüssen 2 und 3 lokalisierten Empfangszweig­ schaltung, wodurch es der Duplexerschaltung ermöglicht wird, durch eine Steuerspannung eines positiven Werts oder eines Werts von 0 V gesteuert zu werden.
Bei der in Fig. 1 dargestellten Sendezweigschaltung ist der Senderverbindungsanschluß 1, an welchem ein Sender 101 angeschlossen ist, über den Kopplungskondensator Ct mit dem FET F1 verbunden, dessen Source geerdet ist, und das Gate ist über den Gatespannung anlegenden Widerstand Rg1 mit ei­ nem Gatespannung anlegenden Anschluß 11 verbunden. Der An­ schluß 11 ist über einen Hochfrequenzüberbrückungskonden­ sator C1 geerdet. Der Drain des FET's F1 ist mit einem Ver­ bindungspunkt 4 über das Source und den Drain des FET's F2, einen Verbindungspunkt 5 und die Impedanzanpassungsindukti­ vität Ld verbunden, und der Verbindungspunkt 4 ist über ei­ nen Kopplungskondensator Ca mit einem Antennenverbindungs­ anschluß 3 verbunden, an welchen die Antenne 103 ange­ schlossen ist. Das Gate des FET's F2 ist mit einem Gate­ spannung anlegenden Anschluß 12 über den Gatespannung anle­ genden Widerstand Rg2 verbunden, und das Gate davon ist be­ züglich einer Hochfrequenz über einen Hochfrequenzüber­ brückungskondensator C2 geerdet. In diesem Fall ist der zwischen dem Drain des FET's F2 und der Induktivität Ld lo­ kalisierte Verbindungspunkt 5 über eine Hochfrequenz­ blockierinduktivität Ld2 mit einem Versorgungsspannung an­ legenden Anschluß 22 verbunden.
Demgegenüber ist bei der in Fig. 1 dargestellten Emp­ fangszweigschaltung der Verbindungspunkt 4 über den Drain und das Source des FET's F3, einen Verbindungspunkt 6 und einen Kopplungskondensator Cr mit dem Empfängerverbindungs­ anschluß 2 verbunden, an welchen der Empfänger 102 ange­ schlossen ist. In diesem Fall ist das Gate des FET's F3 über den Gatespannung anlegenden Widerstand Rg3 mit einem Gatespannung anlegenden Anschluß 13 verbunden, während das Gate des FET's F4 über den Gatespannung anlegenden Wider­ stand Rg4 mit einem Gatespannung anlegenden Anschluß 14 verbunden ist. Der Verbindungspunkt 6 ist über den Drain und das Source des FET's F4 und einen Kopplungskondensator C4 geerdet. Der Verbindungspunkt 6 ist über den Pull-up-Widerstand RUP mit einer Spannungsquelle zum Zuführen der Pull-up-Spannung VUP verbunden.
Tabelle 2 stellt die Pull-up-Spannung VUP und die an die Gatespannung angelegenden Anschlüsse 11 bis 14 anzule­ genden Spannungen in der Sendebetriebsart und der Empfangs­ betriebsart der Duplexerschaltung dar. Bezugszeichen Vdd bezeichnet eine Versorgungsspannung, und Bezugszeichen Vga und Vgb bezeichnen Gatespannungen, welche zum Betrieb jedes der FET's F1 und F2 als Spannungsverstärker erfordert wird, wobei in diesem Fall die Beziehungen Vp < Vga < 0 V und Vp < Vgb < 0 V erfüllt werden. Es wird angenommen, daß die Ab­ schnürspannung Vp jedes der FET's F1 und F2 kleiner als die Versorgungsspannung Vdd ist. Diese Bedingungen werden auf eine Weise festgelegt, die ähnlich zu derjenigen der später beschriebenen bevorzugten Ausführungsformen ist.
Tabelle 2
Erste bevorzugte Ausführungsform
Entsprechend Fig. 1 bilden der FET F1 und der FET F2 einen Kaskodenspannungsverstärker, welcher als Ausgangs­ stufe des Leistungsverstärkers arbeitet. Als Ergebnis wird ein Leistungsverlust in der Sendezweigschaltung nach dem in Fig. 11 dargestellten ersten bekannten Stand der Technik im wesentlichen zu null, so daß der Einfügungsverlust in den Umschalteschaltungen reduziert wird. In diesem Fall werden eine Spule bzw. Induktivität Ld3 zwischen dem Source und Drain des FET's F3 und die Gatebreite des FET's F3 derart bestimmt und festgelegt, daß die Ausgangsimpedanzanpassung des Leistungsverstärkers durch die Spule Ld mit einer In­ duktivität im Nanohenrybereich und einer Kapazität C3 im Pikofaradbereich des FET's F3 erzielt werden. Ein Ende des Kondensators C3 im gesperrten Zustand ist bezüglich einer Hochfrequenz durch Einschalten des FET's F4 geerdet, und daher arbeitet der Kondensator C3 im gesperrten Zustand ähnlich wie der in Fig. 12 dargestellt Kondensator Cd.
Während des Empfangs ist die Gatespannung Vg2 auf 0 V festgelegt, wodurch der FET F2 ausgeschaltet ist. Des wei­ teren wird durch Einschalten des FET's F3 und durch Aus­ schalten des FET's F4 das durch die Antenne 103 empfangene Hochfrequenzsignal über die FET's F3 und F4 dem Empfänger 102 gesendet und erscheint kaum am Anschluß 1.
Wie oben bezüglich der ersten bevorzugten Ausführungs­ form beschrieben kann durch Aufnahme des Kaskodenleistungs­ verstärkers in die Sendezweigschaltung der Duplexerschal­ tung die Chipgröße spürbar in dem Chip reduziert werden, welcher durch Integrieren des Leistungsverstärkers mit der Duplexerschaltung erlangt wird, und es kann der Einfügungs­ verlust während der Sendung der Duplexerschaltung reduziert werden.
Zweite bevorzugte Ausführungsform
Fig. 2 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die zweite bevorzugte Ausführungsform ist dahingehend charakte­ risiert, daß bei der in Fig. 1 dargestellten ersten bevor­ zugten Ausführungsform der FET F2 mit geerdetem Gate und dessen periphere Schaltung (Widerstand Rd2, Widerstand Rg2 und der Kondensator C2) entfernt sind und die Sendezweig­ schaltung mit einem durch den FET F1 gebildeten Verstärker mit geerdetem Source versehen ist.
Bei der Duplexerschaltung der wie oben beschrieben strukturierten zweiten bevorzugten Ausführungsform ist die Isolierung zwischen der Antenne 103 und dem Sender 101 wäh­ rend des Empfangs im Vergleich mit derjenigen der Struktur der in Fig. 1 dargestellten ersten bevorzugten Ausführungs­ form reduziert, jedoch besitzt die vorliegende Schaltung einen vorteilhaften Effekt dahingehend, daß die vorliegende Schaltung kompakter als die Struktur der ersten bevorzugten Ausführungsform ausgebildet werden kann.
Tabelle 3 stellt die Pull-up-Spannung VUP der an die Gatespannung anlegenden Anschlüsse 11, 13 und 14 anzulegen­ den Spannungen in der Sendebetriebsart und der Empfangsbe­ triebsart der Duplexerschaltung dar. Wie in Tabelle 3 dar­ gestellt wird es erfordert, den FET F1 vollständig in die Abschnürstufe durch Festlegen der Gatespannung Vg1 auf eine bestimmte Gatespannung Vgp zu versetzen, die niedriger als die Abschnürspannung Vp des FET's während des Empfangs ist.
Tabelle 3
Zweite bevorzugte Ausführungsform
Wie oben bezüglich der zweiten bevorzugten Ausführungs­ form beschrieben kann durch Aufnahme des Kaskodenleistungs­ verstärkers, aus welchem der FET F2 mit geerdetem Gate und dessen periphere Schaltung entfernt sind, d. h. der Verstär­ ker mit geerdetem Source des FET's F1, in die Sendezweig­ schaltung der Duplexerschaltung die Chipgröße des Chips spürbar reduziert werden, welcher durch Integrieren des Leistungsverstärkers mit der Duplexerschaltung erlangt wird, und es kann der Einfügeverlust während der Sendung der Duplexerschaltung reduziert werden.
Dritte bevorzugte Ausführungsform
Fig. 3 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die dritte bevorzugte Ausführungsform basiert auf der in Fig. 1 dargestellten ersten bevorzugten Ausführungsform und ist dadurch charakterisiert, daß das Source und der Drain eines FET's F5 parallel mit dem Source bzw. Drain des FET's F3 verbunden sind und das Gate des FET's F5 über einen Gate­ spannung anlegenden Widerstand Rg5 mit einem Gatespannung anlegenden Anschluß 15 verbunden ist.
Bei der in Fig. 3 dargestellten Duplexerschaltung kann durch Ändern einer Gatespannung Vg5 eine Kapazität bzw. ein Kondensator C5 im gesperrten Zustand des FET's F5 gesteuert werden. Üblicherweise ist die Kapaztität im gesperrten Zu­ stand eines FET's oft kleiner als die für die Anpassung des Leistungsverstärkers verlangte Kapazität, und die elektro­ statische Kapazitität der Kapazität im gesperrten Zustand C3 für die Impedanzanpassung kann erhöht werden, und danach kann die Impedanzanpassung des FET's F1 und des FET's F2, welche eine große Gatebreite für einen großen Ausgang auf­ weisen, leicht erzielt werden. Durch Festlegen eines impe­ danzangepaßten Zustands kann entweder (a) ein leistungs- bzw. spannungsangepaßter Zustand, bei welchem die Impe­ danzanpassung zum Erlangen einer großen Leistung bzw. Span­ nung erzielt wird, oder (b) ein effizienzangepaßter Zustand festgelegt werden, bei welchem die Impedanzanpassung zum Erlangen einer größeren Effizienz erzielt wird.
Tabelle 4 zeigt die Pull-up-Spannung VUP und die an die Gatespannung anlegenden Anschlüsse 11 bis 15 anzulegenden Spannungen in der Sendebetriebsart und der Empfangsbe­ triebsart der Duplexerschaltung.
Tabelle 4
Dritte bevorzugte Ausführungsform
Wie oben beschrieben kann bei der dritten bevorzugten Ausführungsform durch Aufnahme des Kaskodenleistungsver­ stärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des Chips spürbar reduziert werden, welcher durch Integrieren des Leistungsverstärkers mit der Duple­ xerschaltung erlangt wird, und es kann der Einfügungsver­ lust während der Sendung der Duplexerschaltung reduziert werden. Des weiteren kann die Impedanzanpassung der Antenne 103 mit dem Empfänger 102 leichter erzielt werden.
Obwohl die zwei FET's F3 und F5 parallel miteinander bei der oben beschriebenen dritten Ausführungsform verbun­ den sind, ist die vorliegende Erfindung nicht darauf be­ schränkt, und es kann eine Mehrzahl von FET's parallel mit dem FET F3 verbunden werden.
Vierte bevorzugte Ausführungsform
Fig. 4 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die vierte bevorzugte Ausführungsform ist dadurch charakteri­ siert, daß in die in Fig. 1 dargestellte erste bevorzugte Ausführungsform eine durch die drei FET's F3, F3' und F3'' gebildete Serienverbindungschaltung anstelle des FET's F3 eingesetzt wird. In diesem Fall ist der Verbindungspunkt 4 mit dem Verbindungspunkt 6 über den Drain und das Source des FET's F3, den Drain und das Source des FET's F3' und den Drain und das Source des FET's F3" verbunden, und des weiteren sind die Gates der FET's F3, F3' und F3" mit dem Gatespannung anlegenden Anschluß 13 über die Widerstände Rg3, Rg3 ' bzw. Rg3" verbunden. Es wird festgestellt, daß die Widerstände Rd3, Rd3' und Rd3" die Widerstände sind, welche über das Source und den Drain für die Bereitstellung eines gleichen Potentials oder einer Spannung über dem Source und Drain jedes der FET's F3, F3' und F3" ange­ schlossen sind.
Tabelle 5 zeigt die Pull-up-Spannung VUP und die an die Gatespannung anlegenden Anschlüsse 11 bis 14 anzulegenden Spannungen in der Sendebetriebsart und der Empfangsbe­ triebsart der Duplexerschaltung.
Tabelle 5
Fünfte bevorzugte Ausführungsform
Üblicherweise wird ein Sendesignalleistungshandhabungs­ vermögen P (was das Vermögen der Duplexerschaltung bezüg­ lich der Größe der Sendesignalleistung bedeutet, welche von der Duplexerschaltung gesendet werden kann) der Duplexer­ schaltung durch die folgende Gleichung ausgedrückt:
P = 2N2(Vc + Vp)2/Z0 (1)
In dieser Gleichung (1) ist Vp die Abschnürspannung (< V) des FET's (F3, F3' und F3" bei der vorliegenden bevor­ zugten Ausführungsform), Vc ist eine Steuerspannung zum Steuern des Gates des FET's (F3, F3' und F3" bei der vor­ liegenden bevorzugten Ausführungsform) in dem gesperrten Zustand, und N ist die Anzahl von Stufen der Serienverbin­ dung der FET's (F3, F3' und F3" bei der bevorzugten Aus­ führungsform) in dem gesperrten Zustand, wobei die Anzahl N bei der vorliegenden bevorzugten Ausführungsform auf N = 3 festgelegt wird. Des weiteren ist Z0 die charakteristische Anpassung des Systems.
Aus Gleichung (1) ergibt sich, daß durch Erhöhen der Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand die übertragbare Leistung P des Sendesi­ gnals ansteigt. Es wird festgestellt, daß das Ansteigen der Anzahl N ein Ansteigen des Einfügungsverlusts der FET's F3, F3' und F3" während des Empfangs hervorruft, und daher wird der Wert der Anzahl N auf der Grundlage eines Kompro­ misses bestimmt.
Wie oben beschrieben kann bei der vierten bevorzugten Ausführungsform durch Aufnahme des Kaskodenleistungsver­ stärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des in dem durch Integrieren des Leistungs­ verstärkers mit der Duplexerschaltung erlangten Chips spür­ bar reduziert werden, und der Einfügungsverlust während der Sendung der Duplexerschaltung kann reduziert werden. Da des weiteren die Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand im Vergleich mit der ersten bevorzugten Ausführungsform erhöht ist, kann die übertrag­ bare Leistung P des Sendesignals erhöht werden.
Obwohl die Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand bei der oben beschriebenen vierten bevorzugten Ausführungsform auf N = 3 festgelegt ist, kann die Anzahl N auf die ganze Zahl 2 oder gleich oder größer als 4 festgelegt werden.
Fünfte bevorzugte Ausführungsform
Fig. 5 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Diese fünfte bevorzugte Ausführungsform ist eine Kombination der Merkmale der in Fig. 2 dargestellten zweiten bevorzugten Ausführungsform und der Merkmale der in Fig. 3 dargestell­ ten dritten bevorzugten Ausführungsform. Die fünfte bevor­ zugte Ausführungsform ist dadurch charakterisiert, daß bei der zweiten bevorzugten Ausführungsform das Source und der Drain des FET's F5 parallel mit dem Source bzw. dem Drain des FET's F3 verbunden sind und das Gate des FET's F5 über den Gatespannung anlegenden Widerstand Rg5 mit dem Gate­ spannung anlegenden Anschluß 15 verbunden ist.
Bei der fünften bevorzugten Ausführungsform mit der oben beschriebenen Struktur kann durch Aufnahme des Ver­ stärkers mit geerdetem Source, welcher der Kaskodenlei­ stungsverstärker ist, von dem der FET F2 mit geerdetem Gate und dessen periphere Schaltung entfernt sind, in die Sende­ zweigschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstärkers mit der Duple­ xerschaltung erlangten Chips spürbar reduziert werden. Des weiteren kann die Impedanzanpassung der Antenne 103 mit dem Empfänger 102 leichter erzielt werden.
Obwohl die zwei FET's F3 und F5 parallel miteinander bei der oben beschriebenen fünften bevorzugten Ausführungs­ form verbunden sind, ist die vorliegende Erfindung nicht darauf beschränkt, und eine Mehrzahl von FET's kann paral­ lel mit dem FET F3 verbunden sein.
Sechste bevorzugte Ausführungsform
Fig. 6 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die sechste bevorzugte Ausführungsform ist eine Kombination der Merkmale der in Fig. 2 dargestellten zweiten bevorzugten Ausführungsform und der Merkmale der in Fig. 4 dargestell­ ten vierten bevorzugten Ausführungsform. Die sechste bevo­ rzugte Ausführungsform ist dadurch charakterisiert, daß bei der in Fig. 2 dargestellten zweiten bevorzugten Ausfüh­ rungsform eine durch die drei FET's F3, F3' und F3" gebil­ dete Serienverbindungsschaltung anstelle des FET's F3 ein­ gesetzt ist.
Wie oben beschrieben kann bei der sechsten bevorzugten Ausführungsform durch Aufnahme des Verstärkers mit geerde­ tem Source, welcher der Kaskodenverstärker ist, von welchem der FET F2 mit geerdetem Gate und dessen periphere Schal­ tung entfernt sind, in die Sendezweigschaltung der Duple­ xerschaltung die Chipgröße des durch Integrieren des Lei­ stungsverstärkers mit der Duplexerschaltung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexerschaltung reduziert werden. Da des weiteren die Anzahl N von Stufen der Serienverbin­ dung der FET's in dem gesperrten Zustand im Vergleich mit denjenigen der ersten und zweiten bevorzugten Ausführungs­ form erhöht ist, kann die übertragbare Leistung P des Sen­ designals erhöht werden.
Siebente bevorzugte Ausführungsform
Fig. 7 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer siebenten bevorzug­ ten Ausführungsform der vorliegenden Erfindung dargestellt. Die siebente bevorzugte Ausführungsform ist eine Kombina­ tion der Merkmale der in Fig. 3 dargestellten dritten be­ vorzugten Ausführungsform und der Merkmale der in Fig. 4 dargestellten vierten bevorzugten Ausführungsform. Die sie­ bente bevorzugte Ausführungsform ist dadurch charakteri­ siert, daß bei der in Fig. 3 dargestellten dritten bevor­ zugten Ausführungsform eine durch die drei FET's F3, F3' und F3" gebildete Serienverbindungsschaltung anstelle des FET's F3 eingesetzt ist und eine durch die drei FET's F5, F5' und F5" gebildete Serienverbindungsschaltung anstelle des FET's F5 eingesetzt ist.
Entsprechend Fig. 7 ist der Verbindungspunkt 4 mit dem Verbindungspunkt 6 über den Drain und das Source des FET's F5, den Drain und das Source des FET's F5' und den Drain und das Source des FET's F5" verbunden, und die Gates der FET's F5, F5' und F5" sind mit dem Gatespannung anlegenden Anschluß 15 über die Widerstände Rg5, Rg5' und Rg5" verbun­ den. Es wird festgestellt, daß die Widerstände Rd5, Rd5' und Rd5" die Widerstände sind, welche über dem Source und Drain zur Bereitstellung eines gleichen Potentials oder ei­ ner Spannung über den Source und Drain jedes der FET's F5, F5' und F5" angeschlossen sind. Es wird festgestellt, daß die Serienverbindungsschaltung der drei FET's F3, F3' und auf eine ähnliche Weise wie bei der in Fig. 3 darge­ stellten dritten bevorzugten Ausführungsform gebildet sind.
Wie oben beschrieben kann bei der siebenten bevorzugten Ausführungsform durch Aufnahme des Kaskodenleistungsver­ stärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des in dem durch Integrieren des Leistungs­ verstärkers mit der Duplexerschaltung erlangten Chips spür­ bar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexerschaltung reduziert werden. Des weiteren kann die Impedanzanpassung der Antenne 103 mit dem Empfänger 102 leichter erzielt werden. Da des weiteren die Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand im Vergleich mit derjenigen der er­ sten bevorzugten Ausführungsform erhöht ist, kann die über­ tragbare Leistung P des Sendesignals erhöht werden.
Obwohl parallele Verbindungen der zwei FET's F3 und F4, der zwei FET's F3' und F5' und der zwei FET's F3" und F5" bei der oben beschriebenen siebenten bevorzugten Ausfüh­ rungsform nicht begrenzt ist, kann eine Mehrzahl von FET's parallel zu den FET's F3, F3' und F3" angeschlossen wer­ den.
Achte bevorzugte Ausführungsform
Fig. 8 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer achten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die achte bevorzugte Ausführungsform ist dadurch charakteri­ siert, daß zwei Paare von in Fig. 1 dargestellten Sende­ zweigschaltungen enthalten sind und diese zwei Paare von ersten und zweiten Sendezweigschaltungen an dem Verbin­ dungspunkt 4 angeschlossen sind. In diesem Fall ist den Be­ zugszeichen der jeweiligen Anschlüsse und der jeweiligen Elemente der ersten Sendezweigschaltung ein Suffix "a" an­ gefügt, während ein Suffix "b" den Bezugszeichen der jewei­ ligen Anschlüsse und den jeweiligen Elementen der zweiten Sendezweigschaltung hinzugefügt ist. In diesem Fall ist ein Sender 101a mit einem Senderverbindungsanschluß 1a verbun­ den, und der Anschluß 1a ist mit dem Verbindungspunkt 4 über einen Kopplungskondensator Cta, einen FET F1a, einen FET F2a, einen Verbindungspunkt 5a und eine Impedanzanpas­ sungsspule Lda verbunden. Ein Sender 101b ist mit einem Senderverbindungsanschluß 1b verbunden, und der Anschluß 1b ist mit dem Verbindungspunkt 4 über einen Kopplungskonden­ sator Ctb, einen FET F1b, einen FET F2b, einen Verbindungs­ punkt 5b und eine Impedanzanpassungsspule Ldb verbunden.
Tabelle 6 stellt die Pull-up-Spannung VUP und an die Gatespannung anlegenden Anschlüsse 11a, 11b, 12a, 12b, 13 und 14 anzulegenden Spannungen in der Sendebetriebsart und der Empfangsbetriebsart der Duplexerschaltung dar.
Tabelle 6
Achte bevorzugte Ausführungsform
In der in Fig. 8 dargestellten Duplexerschaltung wird es zum Zwecke, lediglich den Sender 101a in den Sendezu­ stand zu versetzen und denselben mit der Antenne 103 zu verbinden, bevorzugt, eine Gatespannung Vgb lediglich an den Anschluß 12a anzulegen und einen Anschluß 12b auf das Erdungspotential oder die Erdungsspannung zu legen. Zum Zwecke, lediglich den Sender 101b in den Sendezustand zu versetzen und denselben mit der Antenne 103 zu verbinden, wird es bevorzugt, eine Gatespannung Vgb lediglich an den Anschluß 12b anzulegen und den Anschluß 12a auf das Er­ dungspotential oder die Erdungsspannung zu legen. Mit die­ ser Anordnung können entweder der Sender 101a oder der Sen­ der 101b selektiv in den Sendezustand umgeschaltet werden.
Wie oben beschrieben kann bei der achten bevorzugten Ausführungsform durch Aufnahme des Kaskodenleistungsver­ stärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstärker mit der Duplexerschaltung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sen­ dung der Duplexerschaltung reduziert werden. Des weiteren kann durch Aufnahme der zwei Kaskodenleistungsverstärker in die Duplexerschaltung eine kompakte Duplexerschaltung be­ reitgestellt werden, welche auf ein System zweier unterschiedlicher Frequenzen wie beispielsweise bei einem soge­ nannten Dualbandempfänger angewandt werden kann.
Obwohl die zwei Sender 101a und 101b bei der achten be­ vorzugten Ausführungsform miteinander verbunden sind, ist die vorliegende Erfindung nicht darauf beschränkt, und es ist annehmbar, drei oder mehr Paare von in Fig. 1 darge­ stellten Sendezweigschaltungen bereitzustellen und diese in einer Mehrzahl vorkommenden Paare von Sendezweigschaltungen mit dem Verbindungspunkt 4 zu verbinden.
Neunte bevorzugte Ausführungsform
Fig. 9 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer neunten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die neunte bevorzugte Ausführungsform ist eine Kombination der Merkmale der in Fig. 8 dargestellten achten bevorzugten Ausführungsform und der Merkmale der in Fig. 3 dargestell­ ten dritten bevorzugten Ausführungsform. Die neunte bevo­ rzugte Ausführungsform ist dadurch charakterisiert, daß bei der achten bevorzugten Ausführungsform das Source und der Drain des FET's F5 parallel mit dem Source und Drain des FET's F3 verbunden sind und das Gate des FET's F5 über den Gatespannung anlegenden Widerstand Rg5 mit dem Gatespannung anlegenden Anschluß 15 verbunden sind.
Wie oben beschrieben kann bei der neunten bevorzugten Ausführungsform durch Aufnahme des Kaskodenleistungsver­ stärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstär­ kers mit der Duplexerschaltung erlangten Chips spürbar re­ duziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexerschaltung reduziert werden. Des weiteren kann durch Aufnahme der zwei Kaskodenleistungsver­ stärker in die Duplexerschaltung eine kompakte Duplexer­ schaltung bereitgestellt werden, welche für ein System zweier unterschiedlicher Frequenzen ähnlich wie beispiels­ weise bei dem sogenannten Dualbandempfänger verwendet wer­ den. Des weiteren kann die Impedanzanpassung der Antenne 103 an den Empfänger 102 einfacher erzielt werden.
Obwohl zwei Sender 101a und 101b bei der neunten bevor­ zugten Ausführungsform verbunden sind, ist die vorliegende Erfindung nicht darauf beschränkt, und es ist annehmbar, drei oder mehr von Paaren von in Fig. 1 dargestellten Sen­ dezweigschaltungen bereitzustellen und diese in einer Mehr­ zahl vorkommenden Paare von Sendezweigschaltungen mit Ver­ bindungspunkt 4 zu verbinden.
Zehnte bevorzugte Ausführungsform
Fig. 10 zeigt ein Schaltungsdiagramm, welches eine Struktur einer Duplexerschaltung einer zehnten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die zehnte bevorzugte Ausführungsform ist eine Kombination der Merkmale der in Fig. 8 dargestellten achten bevorzugten Ausführungsform und der Merkmale der in Fig. 4 dargestell­ ten vierten bevorzugten Ausführungsform. Die zehnte bevor­ zugte Ausführungsform ist dadurch charakterisiert, daß bei der achten bevorzugten Ausführungsform eine durch die drei FET's F3, F3' und F3" gebildete Serienverbindungsschaltung anstelle des FET's F3 eingesetzt ist. In diesem Fall ist der Verbindungspunkt 4 mit dem Verbindungspunkt 6 über den Drain und das Source des FET's F3, den Drain und das Source des FET's F3' und den Drain und das Source des FET's F3" verbunden, und des weiteren sind die Gates der FET's F3, F3' und F3" mit dem Gatespannung anlegenden Anschluß 13 über die Widerstände Rg3, Rg3' bzw. Rg3" verbunden. Es wird festgestellt, daß die Widerstände Rd3, Rd3' und Rd3" Wider­ stände sind, welche über dem Source und Drain zur Bereit­ stellung eines gleichen Potentials oder Spannung über dem Source und Drain jedes der FET's F3, F3' und F3" ange­ schlossen sind.
Wie oben beschrieben kann bei der zehnten bevorzugten Ausführungsform durch Aufnahme des Kaskodenleistungsver­ stärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstär­ kers mit der Duplexerschaltung erlangten Chips spürbar re­ duziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexerschaltung reduziert werden. Des weiteren kann durch Aufnahme der zwei Kaskodenleistungsver­ stärker in die Duplexerschaltung eine komplexe Duplexer­ schaltung bereitgestellt werden, welche auf ein System zweier unterschiedlicher Frequenzen ähnlich wie beispiels­ weise bei dem sogenannten Dualbandempfänger angewandt wer­ den kann. Da des weiteren die Anzahl N von Stufen der Seri­ enverbindungsschaltung der Serienverbindung der FET's in dem gesperrten Zustand im Vergleich mit derjenigen der er­ sten bevorzugten Ausführungsform erhöht ist, kann die üb­ ertragbare Leistung P des Sendesignals erhöht werden.
Obwohl die zwei Sender 101a und 101b bei der oben be­ schriebenen neunten bevorzugten Ausführungsform miteinander verbunden sind, ist die vorliegende Erfindung nicht darauf beschränkt, und es ist annehmbar, drei oder mehr Paare von in Fig. 1 dargestellten Sendezweigschaltungen bereitzustel­ len und die in der Mehrzahl vorkommenden Paare von Sende­ zweigschaltungen mit dem Verbindungspunkt 4 zu verbinden.
Wie oben beschrieben kann bei der Duplexerschaltung des ersten und zweiten Gesichtspunkts der Erfindung durch Auf­ nahme des Kaskodenleistungsverstärkers in die Sendezweig­ schaltung der Duplexerschaltung die Chipgröße des durch In­ tegrieren des Leistungsverstärkers mit der Duplexerschal­ tung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexer­ schaltung reduziert werden.
Des weiteren enthält bei der Duplexerschaltung des er­ sten Gesichtspunkts der Erfindung die zweite Umschalte­ schaltung vorzugsweise eine Mehrzahl von FET's, welche par­ allel miteinander verbunden sind und jeweils während der Sendung ausgeschaltet und während des Empfangs eingeschal­ tet werden bzw. sind. Dementsprechend kann durch Aufnahme des Kaskodenleistungsverstärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße jedes durch Integrieren des Leistungsverstärker mit der Duplexerschaltung erhalte­ nen Chips spürbar reduziert werden, und es kann der Einfü­ gungsverlust während der Sendung der Duplexerschaltung re­ duziert werden. Des weiteren kann die Impedanzanpassung der Antenne an den Empfänger leichter erzielt werden.
Des weiteren enthält bei der Duplexerschaltung des er­ sten Gesichtspunkts der Erfindung die zweite Umschalte­ schaltung vorzugsweise eine Mehrzahl von FET's, welche in Serie miteinander verbunden sind und jeweils während der Sendung ausgeschaltet und während des Empfangs eingeschal­ tet werden bzw. sind. Dementsprechend kann durch Aufnahme des Kaskodenleistungsverstärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstärkers mit der Duplexerschaltung erlang­ ten Chips spürbar reduziert werden, und es kann der Einfü­ gungsverlust während der Sendung der Duplexerschaltung re­ duziert werden. Da des weiteren die Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand im Vergleich mit derjenigen des ersten Gesichtspunkts der Er­ findung erhöht ist, kann die übertragbare Leistung P des Sendesignals erhöht werden.
Des weiteren enthält bei der Duplexerschaltung des zweiten Gesichtspunkts der Erfindung die zweite Umschalte­ schaltung vorzugsweise eine Mehrzahl von FET's, welche par­ allel miteinander verbunden sind und jeweils während der Sendung ausgeschaltet und während des Empfangs eingeschal­ tet werden bzw. sind. Dementsprechend kann durch Aufnahme des Verstärkers mit geerdetem Source in die Sendezweig­ schaltung der Duplexerschaltung die Chipgröße des durch In­ tegrieren des Leistungsverstärkers mit der Duplexerschal­ tung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexer­ schaltung reduziert werden. Des weiteren kann die Impe­ danzanpassung der Antenne an den Empfänger leichter erzielt werden.
Des weiteren enthält bei der Duplexerschaltung des zweiten Gesichtspunkts der Erfindung die zweite Umschalte­ schaltung vorzugsweise eine Mehrzahl von FET's, welche in Serie miteinander verbunden sind und jeweils während der Sendung ausgeschaltet und während des Empfangs eingeschal­ tet werden bzw. sind. Dementsprechend kann durch Aufnahme des Verstärkers mit geerdetem Source in die Sendezweig­ schaltung der Duplexerschaltung die Chipgröße des durch In­ tegrieren des Leistungsverstärkers mit der Duplexerschal­ tung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexer­ schaltung werden. Da des weiteren die Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand im Vergleich mit derjenigen des ersten und zweiten Gesichts­ punkts der Erfindung erhöht ist, kann die übertragbare Lei­ stung P des Sendesignals erhöht werden.
Des weiteren enthält bei der Duplexerschaltung des er­ sten Gesichtspunkts der Erfindung die zweite Umschalte­ schaltung vorzugsweise eine Mehrzahl von FET's, welche par­ allel und in Serie miteinander verbunden sind und jeweils während der Sendung ausgeschaltet und während des Empfangs eingeschaltet werden bzw. sind. Dementsprechend kann durch Aufnahme des Kaskodenleistungsverstärkers in die Sende­ zweigschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstärkers und der Duple­ xerschaltung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Duplexerschaltung reduziert werden. Des weiteren kann die Impedanzanpassung der Antenne an den Empfänger leichter erzielt werden. Da des weiteren die Anzahl N von Stufen der Serienverbindung der FET's in dem gesperrten Zustand im Vergleich mit derje­ nigen des ersten Gesichtspunkts der Erfindung erhöht ist, kann die übertragbare Leistung P des Sendesignals erhöht werden.
Des weiteren kann bei der Duplexerschaltung des dritten Gesichtspunkts der Erfindung durch Aufnahme des Kaskoden­ leistungsverstärkers in die Serienverbindungsschaltung der Duplexerschaltung die Chipgröße des durch Integrieren des Leistungsverstärkers mit der Duplexerschaltung erlangten Chips spürbar reduziert werden, und es kann der Einfügungs­ verluste während der Sendung der Duplexerschaltung reduziert werden. Des weiten kann durch Aufnahme der zwei Kaskoden­ leistungsverstärker in die Duplexerschaltung eine komplexer Duplexerschaltung bereitgestellt werden, welche ein System zweier unterschiedlicher Frequenzen ähnlich wie bei dem Beispiel der sogenannten Dualbandvorrichtung angewandt wer­ den kann.
Des weiteren enthält bei der Duplexerschaltung des dritten Gesichtspunkts der vorliegenden Erfindung die drit­ te Umschalteschaltung vorzugsweise eine Mehrzahl von FET's, welche parallel miteinander verbunden sind und jeweils wäh­ rend der Sendung ausgeschaltet und während des Empfangs eingeschaltet werden bzw. sind. Dementsprechend kann durch Aufnahme des Kaskodenleistungsverstärkers in die Sende­ zweigschaltung der Duplexerschaltung die Chipgröße in dem durch Integrieren des Leistungsverstärkers mit der Duple­ xerschaltung erlangten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Du­ plexerschaltung reduziert werden. Des weiteren kann durch Aufnahme der zwei Kaskodenleistungsverstärker in die Duple­ xerschaltung eine kompakte Duplexerschaltung bereitgestellt werden, welche auf ein System zweier unterschiedlicher Frequenzen ähnlich wie beispielsweise bei dem sogenannten Dualbandempfänger angewandt werden kann. Des weiteren kann die Impedanzanpassung der Antenne an den Empfänger leichter erzielt werden.
Des weiteren enthält bei der Duplexerschaltung des dritten Gesichtspunkts der Erfindung die dritte Umschalte­ schaltung vorzugsweise eine Mehrzahl von FET's, welche in Serie miteinander verbunden sind und jeweils während der Sendung ausgeschaltet und während des Empfangs eingeschal­ tet werden bzw. sind. Dementsprechend kann durch Aufnahme des Kaskodenleistungsverstärkers in die Sendezweigschaltung der Duplexerschaltung die Chipgröße in dem durch Integrier­ en des Leistungsverstärkers mit der Duplexerschaltung er­ langten Chips spürbar reduziert werden, und es kann der Einfügungsverlust während der Sendung der Duplexerschaltung reduziert werden. Des weiteren kann durch Aufnahme der zwei Kaskodenleistungsverstärker in die Duplexerschaltung eine komplexe Duplexerschaltung bereitgestellt werden, welche auf ein System zweier unterschiedlicher Frequenzen ähnlich wie bei dem sogenannten Dualbandempfänger angewandt werden. Da des weiteren die Anzahl N von Stufen der Serienverbin­ dung der FET's in dem gesperrten Zustand im Vergleich mit derjenigen des ersten Gesichtspunkts der Erfindung erhöht ist, kann die übertragbare Leistung P des Sendesignals er­ höht werden.
Vorstehend wurde eine im Vergleich mit dem Stand der Technik komplexe Duplexerschaltungsvorrichtung offenbart. Die Duplexerschaltungsvorrichtung enthält (a) eine Sende­ zweigschaltung, welche eine Umschalteschaltung enthält, die zwischen einem Sender und einer Antenne angeschlossen ist und während der Sendung eingeschaltet und während des Emp­ fangs ausgeschaltet ist und (b) eine Empfangszweigschal­ tung, welche eine zweite Umschalteschaltung enthält, die zwischen einem Empfänger und der Antenne angeschlossen ist und während der Sendung ausgeschaltet und während des Empfangs eingeschaltet ist. Bei der Duplexerschaltungsvorrich­ tung ist entweder der Sender oder der Empfänger selektiv an die Antenne angeschlossen, und die Sendezweigschaltung ent­ hält einen Kaskodenverstärker und eine Impedanzanpassungs­ pule, welche zwischen dem Kaskodenverstärker und der Anten­ ne angeschlossen ist. In diesem Fall kann der Kaskodensver­ stärker durch einen Verstärker mit geerdetem Source ersetzt werden, welcher lediglich durch den FET gebildet wird.

Claims (6)

1. Duplexerschaltung für einen Sende-Empfangsumschalter mit
mindestens einer zwischen einem Sender (101) und einer Antenne (103) angeschlossenen Sendezweigschaltung, die eine Impedanzanpassungsspule (Ld) und einen ersten Schalter (F1, F2) enthält, der während des Sendens ein­ geschaltet und während des Empfangs ausgeschaltet ist; und mit
einer zwischen einem Empfänger (102) und der Antenne (103) angeschlossenen Empfangszweigschaltung, die einen zweiten Schalter (F3, F4) enthält, der während des Sendens ausgeschaltet und während des Empfangs eingeschaltet ist, dadurch gekennzeichnet, daß
der erste Umschalter durch einen Kaskodeleistungs­ verstärker (F1, F2) gebildet ist und die Impedanzanpas­ sungsspule (Ld) zwischen dem Kaskodeleistungsverstärker und der Antenne (103) angeschlossen ist.
2. Duplexerschaltung nach Anspruch 1, gekennzeichnet durch zwei oder eine Mehrzahl von Sendezweigschaltungen, wobei die ersten Umschalter der Sendezweigschaltungen während des Empfangs alle ausgeschaltet sind und minde­ stens einer der ersten Umschalter während des Sendens eingeschaltet ist.
3. Duplexerschaltung für einen Sende-Empfangsumschalter mit
einer zwischen einem Sender (101) und einer Antenne (103) angeschlossenen Sendezweigschaltung, die eine Impe­ danzanpassungsspule (Ld) und einen ersten Schalter (F1, F2) enthält, der während des Sendens eingeschaltet und während des Empfangs ausgeschaltet ist; und mit
einer zwischen einem Empfänger (102) und der Antenne (103) angeschlossenen Empfangszweigschaltung, die einen zweiten Schalter (F3, F4) enthält, der während des Sen­ dens ausgeschaltet und während des Empfangs eingeschaltet ist, dadurch gekennzeichnet, daß
der erste Schalter durch einen als Verstärker arbei­ tenden Feldeffekttransistor mit geerdeter Source-Elektro­ de (F1) gebildet ist und die Impedanzanpassungsspule (Ld) zwischen dem Feldeffekttransistor mit geerdeter Source- Elektrode und der Antenne (103) angeschlossen ist.
4. Duplexerschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der zweite Schalter eine Mehrzahl von Feldeffekt­ transistoren (F3, F4) aufweist, die parallel miteinander verbunden sind, und alle Feldeffekttransistoren während des Sendens ausgeschaltet und während des Empfangs einge­ schaltet sind.
5. Duplexerschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der zweite Umschalter eine Mehrzahl von Feldeffekt­ transistoren (F3, F4) aufweist, die in Serie geschaltet sind und die während des Sendens ausgeschaltet und wäh­ rend des Empfangs eingeschaltet sind.
6. Duplexerschaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der zweite Schalter eine Mehrzahl von Feldeffekt­ transistoren (F3, F4) aufweist, die parallel und in Serie miteinander verbunden sind, und jeder der Feldeffekttran­ sistoren derart betrieben wird, daß er während des Sendens ausgeschaltet und während des Empfangs einge­ schaltet ist. (Fig. 7)
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