DE19811604A1 - Halbleitereinrichtung mit hoher Durchbruchspannung - Google Patents

Halbleitereinrichtung mit hoher Durchbruchspannung

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Description

Diese Erfindung betrifft eine Halbleitereinrichtung mit hoher Durchbruchspannung, insbesondere einer Halbleitereinrichtung mit hoher Durchbruchspannung, die ein SOI (Silizium-auf-Isolator)-Substrat verwendet.
Eine sogenannte Leistungsintegrationsschaltung (Leistungs-IC), bei der eine Halbleitereinrichtung mit hoher Durchbruchspannung und eine Peripherieschaltung mit einer Ansteuerschaltung für die Halbleitereinrichtung mit hoher Durchbruchspannung und eine Schutzschaltung auf einem Substrat integriert sind, wird erwartungsgemäß im Gebiet der Leistungselektronik als ein Allzweck-Wechselrichter, ein in einem Fahrzeug verwendetes IC und die Ansteuereinheit für eine Anzeige verwendet werden. Das Leistungs-IC verwendet ein SOI-Substrat, da es leicht die Elemente in dem IC isolieren kann und somit zweckdienlich ist.
Fig. 1 ist eine Draufsicht, die eine Diode mit einer hohen Durchbruchspannung vom Lateral-Typ zeigt, die auf einem herkömmlichen SOI-Substrat gebildet ist. Fig. 2 ist eine Querschnittsansicht der Diode entlang einer Schnittlinie II-II. In diesen Zeichnungen bezeichnet 81 das erste Siliziumsubstrat, über dem n-Typ zweites Siliziumsubstrat 83 gebildet ist, um einen SiO2-Film 82 dazwischenzuhalten.
Das erste Siliziumsubstrat 81, der SiO2-Film 82 und das n-Typ zweite Siliziumsubstrat 83 bilden das SOI-Substrat. Das SOI-Substrat wird gemäß einem Verfahren wie beispielsweise dem Bondungsverfahren oder dem SIMOX-Verfahren (Trennung durch Implantierten Sauerstoff oder Separation by IMplanted Oxygen Verfahren) gebildet. Das n-Typ zweite Siliziumsubstrat 83 (welches nachstehend als eine n-Typ Drift-Schicht bezeichnet wird) weist eine Anodenschicht 84 mit einer hohen p-Typ Verunreinigung und eine n-Typ Kathodenschicht 85 auf, die selektiv auf der Oberfläche davon gebildet sind.
Das n-Typ zweite Siliziumsubstrat 83 weist einen Zwischenschicht-Isolationsfilm 86 darauf auf. Eine Anodenelektrode 87 und eine Kathodenelektrode 88 kontaktieren die p-Typ Anodenschicht 84 bzw. die n-Typ Kathodenschicht 85 über Kontaktlöcher, die in dem zwischenschicht-Isolationsfilm 86 gebildet sind.
In dem Raum zwischen der p-Typ Anodenschicht 84 und der n-Typ Kathodenschicht 85 auf der Oberfläche einer n-Typ Drift-Schicht 83 wird ein LOCOS (LOCal Oxidation of Silicon oder Lokaloxidation von Silizium) Film 89 selektiv gebildet. Durch Hinzufügen des LOCOS-Films 89 in dieser Weise wird ein Isolationsfilm, der unter dem Verbindungsdraht 88a der Kathodenelektrode 88 gebildet ist, dick auf die Dicke des LOCOS-Films 89 gebildet, um die Durchbruchspannung der Einrichtung zu erhöhen.
Eine derartige Diode mit hoher Durchbruchspannung des Lateral-Typs weist jedoch die folgenden Probleme auf:
Die n-Typ Drift-Schicht 83 muß dick ausgebildet werden, um die erforderliche Durchbruchspannung sicherzustellen und die Verunreinigungskonzentration der n-Typ Drift-Schicht 83 wird allgemein auf einen niedrigen Pegel eingestellt. In einer derartigen Struktur ist der EIN-Widerstand in dieser Einrichtung hoch.
In einer derartigen Einrichtung wird eine Potentialneigung auf der Oberfläche der n-Typ Driftschicht 83 (d. h. der Elementoberfläche) erzeugt, indem eine Sperrspannung angelegt wird, bei der das Potential auf der Seite in der Nähe der p-Typ Anodenschicht 84 niedriger wird als dasjenige auf der Seite in der Nähe der n-Typ Kathodenschicht 85. Mit einem derartigen Aufbau wird die Potentialneigung wie voranstehend erwähnt erhöht, wenn die Einrichtung in eine Chipgröße verkleinert wird, und die Durchbruchspannung auf der Oberfläche wird infolgedessen verschlechtert.
In Anbetracht dieser Gesichtspunkte wird auf eine Halbleitereinrichtung mit hoher Durchbruchspannung, die die Verschlechterung der Durchbruchspannung und die Erhöhung des EIN-Widerstands verhindern kann und die Verschlechterung der Durchbruchspannung der Einrichtung ohne Erhöhen der Chipgröße des Elements verhindern kann, gewartet.
KURZZUSAMMENFASSUNG DER ERFINDUNG
Die erste Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinrichtung mit hoher Durchbruchspannung bereitzustellen, die ein SOI-Substrat verwendet und die die Verschlechterung der Durchbruchspannung und die Erhöhung des EIN-Widerstands verhindern kann oder die Verschlechterung der Durchbruchspannung der Einrichtung und die Erhöhung der Chipgröße des Elements verhindern kann.
Die zweite Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinrichtung mit hoher Durchbruchspannung mit einer hohen Zuverlässigkeit bereitzustellen, bei der eine Halbleitereinrichtung mit hoher Durchbruchspannung und eine Leistungshalbleitereinrichtung in einem Chip integriert sind.
Zur Lösung der obigen Aufgabe umfaßt die Halbleitereinrichtung mit hoher Durchbruchspannung gemäß dem ersten Aspekt der vorliegenden Erfindung: einen Isolationsfilm; einen halbisolierenden Film mit hohem Widerstand, der auf dem Isolationsfilm gebildet ist; eine erste Halbleiterschicht des ersten Leitfähigkeitstyps, die auf dem Film mit hohem Widerstand gebildet ist, eine zweite Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf einer Oberfläche der ersten Halbleiterschicht gebildet ist, eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf der Oberfläche der ersten Halbleiterschicht so gebildet ist, daß sie von der zweiten Halbleiterschicht getrennt ist und eine Verunreinigungskonzentration aufweist, die höher als diejenige der ersten Halbleiterschicht ist; und eine Rückgleit-Schicht (oder Resurf-Schicht), die selektiv in einem Raum zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht auf der Oberfläche der ersten Halbleiterschicht gebildet ist und eine Verunreinigungskonzentration aufweist, die niedriger als diejenige der zweiten Halbleiterschicht ist.
Die Rückgleit-Schicht weist vorzugsweise eine Verunreinigungskonzentrationsneigung auf, bei der eine Verunreinigungskonzentration auf einer Seite der zweiten Halbleiterschicht höher als diejenige auf einer Seite der dritten Halbleiterschicht ist.
Die Rückgleit-Schicht ist vorzugsweise so gebildet, daß sie die dritte Halbleiterschicht umgibt.
Die Rückgleit-Schicht weist vorzugsweise die Verunreinigungskonzentration auf, die eingestellt ist, um höher wie getrennt von der dritten Halbleiterschicht in Richtung auf die zweite Halbleiterschicht hin zu sein.
Die Halbleitereinrichtung mit hoher Durchbruchspannung umfaßt ferner einen Verbindungsdraht, der mit der dritten Halbleiterschicht verbunden ist und sich in eine Richtung auf der ersten Halbleiterschicht erstreckt, und die zweite Halbleiterschicht umgibt die dritte Halbleiterschicht, so daß sie eine Öffnung aufweist, und der Verbindungsdraht erstreckt sich durch die Öffnung hindurch in der zweiten Halbleiterschicht nach außen.
Die Halbleitereinrichtung mit hoher Durchbruchspannung umfaßt ferner eine Isolationsschicht, die auf der ersten Halbleiterschicht gebildet ist, wobei die Isolationsschicht dicker unter wenigstens einem Abschnitt des Verbindungsdrahts als an den anderen Abschnitten davon gebildet ist.
Die Halbleitereinrichtung mit hoher Durchbruchspannung gemäß dem zweiten Aspekt der vorliegenden Erfindung weist den Aufbau der Einrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung auf und umfaßt ferner: eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps mit einer Verunreinigungskonzentration, die höher als diejenige der ersten Halbleiterschicht ist und auf der zweiten Halbleiterschicht gebildet ist; und eine Gate-Elektrode, die in einem Raum zwischen der vierten Halbleiterschicht und der ersten Halbleiterschicht über einer Oberfläche der zweiten Halbleiterschicht gebildet ist, wobei ein Gate-Isolationsfilm zwischen der Gate-Elektrode und der zweiten Halbleiterschicht gebildet ist.
Die Halbleitereinrichtung mit hoher Durchbruchspannung gemäß dem dritten Aspekt der vorliegenden Erfindung weist den Aufbau des zweiten Aspekts der Halbleitereinrichtung auf und umfaßt ferner: einen Halbleiterelement-Bildungsbereich, der durch einen Graben isoliert ist, der in einem Bereich auf der ersten Halbleiterschicht gebildet ist, der ein anderer Bereich als Bereiche ist, in denen die zweite Halbleiterschicht und die dritte Halbleiterschicht gebildet sind, wobei der Halbleiterelement-Bildungsbereich wenigstens ein darin gebildetes Halbleiterelement aufweist.
Gemäß der vorliegenden Erfindung wird der halbleitende Film mit hohem Widerstand unter dem Boden der ersten Halbleiterschicht gebildet und somit kann die an die erste Halbleiterschicht angelegte Spannung effektiv von dem Film mit hohem Widerstand gemeinsam verwendet werden und somit kann die an die erste Halbleiterschicht angelegte Spannung herabgesetzt werden.
Demzufolge kann in einem Fall, bei dem die Einrichtung mit der Durchbruchspannung so klein wie die herkömmliche gebildet werden kann, die Verunreinigungskonzentration der ersten Halbleiterschicht erhöht werden, wodurch der EIN-Widerstand verkleinert werden kann. In einem anderen Fall, bei dem die Einrichtung mit der ersten Halbleiterschicht so dick wie die herkömmliche gebildet werden kann, kann die Durchbruchspannung davon verbessert werden. In noch einem anderen Fall kann die erste Halbleiterschicht dünn ausgebildet werden und der EIN-Widerstand kann verkleinert werden. Wie voranstehend beschrieben kann die vorliegende Erfindung die Verschlechterung der Durchbruchspannung oder die Erhöhung des EIN-Widerstands verhindern.
Zusätzlich ist die Rückgleit-Schicht in dem Raum zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht, die sich auf der gleichen Ebene befinden, gebildet und somit kann die Potentialneigung auf der Elementoberfläche in dem Raum zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht auf der gleichen Ebene in der horizontalen Richtung verringert werden.
Demzufolge kann in einem Fall, bei dem die Durchbruchspannung auf der Elementoberfläche so klein wie die herkömmliche Einrichtung eingestellt werden kann, das Element in eine Chipgröße verkleinert werden. In einem anderen Fall, bei dem die Einrichtung mit der Chipgröße so groß wie die herkömmliche Einrichtung ausgebildet werden kann, kann die Durchbruchspannung auf der Elementoberfläche verbessert werden. Kurz zusammengefaßt, kann gemäß der vorliegenden Erfindung verhindert werden, daß die Elementoberfläche sich in der Chipgröße vergrößert, oder es kann verhindert werden, daß die Durchbruchspannung verschlechtert wird.
Zusätzliche Aufgaben und Vorteile der Erfindung werden in der nun folgenden Beschreibung aufgeführt und werden teilweise aus der Beschreibung offensichtlich sein oder können durch Umsetzung der Erfindung in der Praxis erlernt werden. Die Aufgaben und Vorteile der Erfindung können mittels der Vorgehensweisen und Kombinationen realisiert und erhalten werden, die insbesondere in den beigefügten Ansprüchen aufgeführt sind.
Nachstehend wird die Erfindung anhand ihrer Ausführungsformen unter Bezugnahme auf die Zeichnungen näher erläutert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die beiliegenden Zeichnungen, die einen Teil der Beschreibung bilden und in dieser eingebaut sind, illustrieren gegenwärtig bevorzugte Ausführungsformen der Erfindung und dienen zusammen mit der allgemeinen oben angegebenen Beschreibung und der nachstehend angegebenen ausführlichen Beschreibung der bevorzugten Ausführungsformen zur Erläuterung der Prinzipien der Erfindung.
In den Zeichnungen zeigen:
Fig. 1 eine Draufsicht der herkömmlichen Diode mit hoher Durchbruchspannung des Lateral-Typs;
Fig. 2 eine Querschnittsansicht der in Fig. 1 gezeigten Diode entlang einer Schnittlinie II-II;
Fig. 3 eine Draufsicht der Diode mit hoher Durchbruchspannung des Lateral-Typs gemäß der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 4 eine Querschnittsansicht der in Fig. 3 gezeigten Diode entlang einer Schnittlinie IV-IV;
Fig. 5 eine Draufsicht der Diode mit hoher Durchbruchspannung des Lateral-Typs gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 6 eine Querschnittsansicht, die eine Modifikation der in Fig. 5 gezeigten Diode zeigt;
Fig. 7 eine Draufsicht eines MOSFETs mit hoher Durchbruchspannung des Lateral-Typs gemäß der dritten Ausführungsform der vorliegenden Erfindung;
Fig. 8 eine Querschnittsansicht der in Fig. 7 gezeigten Diode entlang einer Schnittlinie VIII-VIII;
Fig. 9 eine Querschnittsansicht, die eine Modifikation des in Fig. 8 gezeigten MOSFETs zeigt;
Fig. 10 eine Querschnittsansicht, die eine andere Modifikation des in Fig. 8 gezeigten MOSFETs zeigt;
Fig. 11 ein Schaltbild, das ein Beispiel einer hochseitigen Ansteuerschaltung eines Leistungs-ICs zeigt, bei der ein Schaltelement auf einer hohen Seite bezüglich einer Last angeordnet ist;
Fig. 12 eine Draufsicht, die ein Beispiel des Aufbaus des in Fig. 11 gezeigten Leistungs-ICs zeigt; und
Fig. 13 Kennlinien, die den Effekt des Films mit hohem Widerstand der Diode mit hoher Durchbruchspannung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung wird nun unter Bezugnahme auf die Zeichnungen beschrieben. In der folgenden Ausführungsform wird der n-Typ als der erste Leitfähigkeitstyp beschrieben und der p-Typ wird als der erste Leitfähigkeitstyp beschrieben, aber die Leitfähigkeitstypen können umgedreht werden.
[Erste Ausführungsform]
Fig. 3 ist eine schematische Draufsicht auf eine Diode mit hoher Durchbruchspannung des Lateral-Typs gemäß der ersten Ausführungsform der vorliegenden Erfindung. Die Zeichnung zeigt nur die Diode, obwohl in der Tat die anderen Halbleiterelemente an der Umgebung der Diode vorgesehen sein können. Fig. 4 ist eine Querschnittsansicht der in Fig. 3 gezeigten Diode entlang einer Schnittlinie IV-IV. Fig. 3 zeigt Isolationsfilme 8 und 11 in der Diode nicht.
In Fig. 3 und 4 bezeichnet 1 das erste Siliziumsubstrat, über dem das zweite Siliziumsubstrat 4 gebildet ist, wobei ein SiO2-Film 2 und ein SIPOS (halbisolierendes polykristallines Silizium) Film 3 dazwischen angeordnet ist.
Das erste Siliziumsubstrat 1, der SiO2-Film 2, der SIPOS-Film 3 und das zweite Siliziumsubstrat 4 bilden ein SOI-Substrat. Das SOI-Substrat wird gebildet, indem das Bondungsverfahren, das SIMOX-Verfahren oder dergleichen verwendet werden.
Gemäß dem Bondungsverfahren werden die Bondungsstirnflächen der ersten und zweiten Siliziumsubstrate 1 und 4 spiegelpoliert und die anderen Bondungsstirnflächen davon werden jeweils mit dem SiO2-Film 2 und dem SIPOS-Film 3 versehen, die vor dem Bonden gebildet werden. Die polierten Bondungsstirnflächen der Substrate werden in einer reinen Atmosphäre aneinander angehaftet und dann einer vorgegebenen Wärmebehandlung ausgesetzt, um sie miteinander in Verbindung zu bringen.
Das zweite Siliziumsubstrat 4 mit einem n-Typ (die nachstehend als eine "n-Typ-Drift-Schicht" bezeichnet wird) ist auf der Oberfläche davon mit einer p-Typ-Anodenschicht 5 und einer n-Typ-Kathodenschicht 6 versehen, die selektiv durch Diffusion gebildet werden, so daß sie eine hohe Verunreinigungskonzentration aufweisen.
Eine p-Typ Rückgleit-Schicht 7 (eine Resurf-Schicht oder Ausgleichs-Schicht 7) wird selektiv durch Diffusion in dem Raum zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 auf der Oberfläche der Halbleiterschicht mit hohem Widerstand gebildet. Die Verunreinigungskonzentration der n-Typ Drift-Schicht 4 beträgt ungefähr 1 × 1015 cm-3 und die Verunreinigungsdosierung der p-Typ Rückgleit-Schicht 7 beträgt ungefähr 1 × 1012 cm-2.
Über der n-Typ Drift-Schicht 4 ist ein Zwischenschichtisolationsfilm 8 gebildet. Durch Kontaktlöcher, die in dem Zwischenschichtisolationsfilm 8 gebildet sind, kontaktieren eine Anodenelektrode und eine Kathodenelektrode 10 die p-Typ Anodenschicht 5 und n-Typ Kathodenschicht 6.
Die p-Typ Rückgleit-Schicht 7 ist mit einem selektiv darauf gebildeten LOCOS-Film 11 versehen. Der Isolationsfilm, der unter dem Verbindungsdraht 10a der Kathodenelektrode 10 gebildet ist, ist dadurch dicker gebildet, und somit kann die Durchbruchspannung der Diode erhöht werden.
Gemäß der vorliegenden Erfindung wird der SIPOS-Film 3 unter dem Boden der n-Typ Drift-Schicht gebildet und somit kann die Spannung, die an die n-Typ Drift-Schicht 4 angelegt werden soll, effektiv von dem SiO2-Film 2 geteilt werden und der Pegel der Spannung, die an die n-Typ Drift-Schicht 4 angelegt wird, wird verringert.
Der SIPOS-Film 3 weist auch eine Funktion als eine Art von Abschirmplatte zum Abschirmen eines elektrischen Felds auf, das von dem Siliziumsubstrat 1 ausgeht.
Wenn die Diode die Durchbruchspannung äquivalent zu derjenigen der herkömmlichen Einrichtung aufweisen kann, kann demzufolge die Verunreinigungskonzentration der n-Typ Drift-Schicht 4 erhöht werden und somit kann der EIN-Widerstand der Diode leicht verkleinert werden. Ferner kann die n-Typ Drift-Schicht 4 dünn ausgebildet werden und somit können die Elemente in einer Einrichtung (einem Leistungs-IC) leicht voneinander isoliert werden. In einem anderen Fall, bei dem eine n-Typ Drift-Schicht 4 eine Dicke äquivalent zu derjenigen einer herkömmlichen aufweist, kann die Durchbruchspannung erhöht werden. Ferner kann die n-Typ Drift-Schicht 4 dünn ausgebildet werden und der EIN-Widerstand kann erhöht werden. Es sollte aus der obigen Beschreibung ebenfalls klar sein, daß gemäß der vorliegenden Erfindung die Verschlechterung der Durchbruchspannung oder die Erhöhung des EIN-Widerstands verhindert werden kann.
Gemäß der vorliegenden Ausführungsform verringert die p-Typ Rückgleit-Schicht 7, die in dem Raum zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 auf der n-Typ Drift-Schicht 4 gebildet ist, die Potentialneigung, die horizontal auf der Elementoberfläche zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 gebildet ist. Mit anderen Worten, das elektrische Feld auf der Schicht kann im Vergleich mit der herkömmlichen Einrichtung gleichförmiger ausgebildet werden.
Wenn die Diode die Durchbruchspannung äquivalent zu derjenigen der herkömmlichen Einrichtung aufweist, kann demzufolge die Einrichtung in einer Chipgröße verkleinert werden. Wenn demgegenüber die Diode ausgebildet werden kann, so daß sie die ähnliche Chipgröße wie diejenige der herkömmlichen aufweist, kann die Durchbruchspannung auf der Elementoberfläche erhöht werden. Demzufolge kann die Vergrößerung der Einrichtung in der Chipgröße oder die Verschlechterung der Durchbruchspannung verhindert werden.
Ferner wird die p-Typ Anodenschicht 5 gemäß der vorliegenden Erfindung nicht unter der Kathodenelektrode 10a gebildet, wie in Fig. 3 gezeigt. Gemäß der in Fig. 1 gezeigten herkömmlichen Einrichtung kann die Durchbruchspannung an dem Kreuzungspunkt A der p-Typ Anodenschicht 5 und der Kathodenschicht verschlechtert werden, wenn eine hohe Spannung an die Kathodenelektrode angelegt wird. Eine derartige Durchbruchspannungs-Verschlechterung wird in der Struktur, die in der vorliegenden Ausführungsform gezeigt ist, nicht auftreten. Demzufolge kann die Kathodenelektrode 10a mit der hochseitigen Schaltung mit Sicherheit verbunden werden.
[Zweite Ausführungsform]
Fig. 5 ist eine schematische Draufsicht der Diode mit hoher Durchbruchspannung des Lateral-Typs gemäß der zweiten Ausführungsform der Erfindung. Die gleiche Elemente wie in Fig. 4 sind wie in der Beschreibung der Fig. 4 bezeichnet, und die ausführliche Beschreibung davon wird hier weggelassen.
Die vorliegende Ausführungsform unterscheidet sich von der ersten Ausführungsform in dem Punkt, daß die p-Typ Rückgleit-Schicht in der horizontalen Richtung Stufen aufweist.
Die p-Typ Rückgleit-Schicht 7 K auf der Kathodenseite weist eine relativ geringe Verunreinigungskonzentration auf und die p-Typ Rückgleit-Schicht 7 A auf der Anodenseite weist eine relativ hohe Verunreinigungskonzentration auf. Kurz zusammengefaßt, die p-Typ Rückgleit-Schicht 7 weist eine Verunreinigungskonzentrationsneigung auf, die in Richtung auf die Anodenseite hin zunimmt. Wenn bei einer derartigen Verunreinigungskonzentrationsneigung die Chipgröße des Elements die gleiche wie in der ersten Ausführungsform ist, kann die Potentialneigung in der horizontalen Richtung auf der Elementoberfläche auf weniger verkleinert werden als diejenige der ersten Ausführungsform. Infolgedessen kann die Durchbruchspannung weitaus höher erhöht werden als diejenige der ersten Ausführungsform. Wenn die Einrichtung die gleiche Durchbruchspannung wie diejenige der ersten Ausführungsform aufweisen kann, dann kann die Chipgröße des Elements weniger verkleinert werden als diejenige der ersten Ausführungsform.
Fig. 6 ist eine Querschnittsansicht, die eine Modifikation der in der Fig. 5 gezeigten Diode zeigt.
Die in der Fig. 5 gezeigte Einrichtung ist so ausgebildet, daß die p-Typ Rückgleit-Schicht 7 die Verunreinigungskonzentration aufweist, die bezüglich der Mitte der n-Typ Kathodenschicht 6 symmetrisch verteilt ist. Die Verunreinigungsneigung kann jedoch nur auf der Seite der p-Typ Anodenschicht gebildet sein, wie in Fig. 6 gezeigt. Auch mit diesem Aufbau kann die Potentialneigung zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 ausreichend verringert werden.
In der vorliegenden Ausführungsform weist die Verunreinigungskonzentration der p-Typ Rückgleit-Schicht zwei Stufen in der horizontalen Richtung auf, sie kann aber mehr als zwei Stufen aufweisen, die so ausgebildet sind, daß sie sich von der p-Typ Anodenschicht 5 in Richtung auf die n-Typ Kathodenschicht 6 in dieser Reihenfolge neigen. Wenn die Anzahl der Stufen der p-Typ Rückgleit-Schicht zunimmt, dann kann die Potentialneigung zwischen der p-Typ Anodenschicht 5 und der n-Typ Kathodenschicht 6 noch effizienter geglättet werden.
[Dritte Ausführungsform]
Fig. 7 ist eine Draufsicht des MOSFETs mit hoher Durchbruchspannung des Lateral-Typs gemäß der dritten Ausführungsform der vorliegenden Erfindung. Fig. 8 ist eine Querschnittsansicht der in Fig. 7 gezeigten Diode entlang einer Schnittlinie VIII-VIII. Fig. 7 zeigt auch einen Bildungsbereich 29 für eine Schaltung mit hoher Durchbruchspannung, der durch einen Graben 28 isoliert ist. Auch in dieser Zeichnung sind die Elemente, die den in Fig. 4 gezeigten entsprechen, mit den gleichen Bezugszeichen wie in Fig. 4 bezeichnet.
Eine p-Typ Basisschicht 21 ist selektiv auf der Oberfläche der n-Typ Drift-Schicht 4 gebildet. Die p-Typ Basisschicht 21 ist mit einer n-Typ Source-Diffusionsschicht 22 versehen, die selektiv auf der Oberfläche davon gebildet ist. Die Oberfläche der n-Typ Drift-Schicht 4 ist auch mit einer n-Typ Drain-Diffusionsschicht 23 versehen, die selektiv darauf mit hoher Verunreinigungskonzentration gebildet ist, so daß sie von der p-Typ Basisschicht 21 entfernt ist.
Die p-Typ Rückgleit-Schicht 7 ist selektiv durch eine Diffusion in dem Raum zwischen der p-Typ Basisschicht 21 und der n-Typ Drain-Schicht 23 auf der Oberfläche der n-Typ Drift-Schicht 4 gebildet.
Eine Gate-Elektrode 25 ist in dem Raum zwischen der n-Typ Source 22 und der p-Typ Drift-Schicht 4 oberhalb der Oberfläche der p-Typ Basis-Schicht 21 gebildet, so daß sie einen Gate-Isolationsfilm 24 dazwischen aufweist.
Der Zwischenschicht-Isolationsfilm 8 ist auf der n-Typ Drift-Schicht 4 gebildet. Durch Kontaktlöcher, die in dem Zwischenschicht-Isolationsfilm 8 gebildet sind, werden eine Source-Elektrode 26 und eine Drain-Elektrode 27 in Kontakt mit der n-Typ Source 22 bzw. der n-Typ Drain-Schicht 23 gebracht. Fig. 27a bezeichnet einen Zwischenverbindungsdraht zu der Drain-Elektrode.
Der gleiche Effekt kann auch in der vorliegenden Ausführungsform erhalten werden: Der SIPOS-Film 3 wird auf der Isolationsschicht 2 gebildet, und somit kann die Durchbruchspannung des MOSFETs erhöht werden. Ferner kann die p-Typ Rückgleit-Schicht 7, die an der Einrichtung vorgesehen ist, die Potentialneigung zwischen der Drain und der Source verkleinern. Wie in den Fig. 9 und 10 gezeigt, kann die p-Typ Rückgleit-Schicht 7 so ausgebildet werden, daß sie Stufen aufweist, so wie sie in der zweiten Ausführungsform gebildet sind. Die n-Typ Source-Schicht 22 und der Zwischenverbindungsdraht 27a der Drain-Elektrode 27 kreuzen einander nicht, wie in Fig. 7 gezeigt, und somit kann an die Drain-Elektrode eine hohe Spannung mit Sicherheit angelegt werden.
Die Modifikation des MOSFETs gemäß der vorliegenden Ausführungsform wird nachstehend mit näheren Einzelheiten beschrieben. Fig. 11 ist ein schematisches Schaltbild einer hochseitigen Ansteuerschaltung eines Leistungs-ICs, bei dem ein Schaltelement (IGBT) 31 bezüglich einer Last 36 auf einer hohen Seite angeordnet ist. Ein MOSFET 33 ist ein MOSFET mit hoher Durchbruchspannung zur Pegelverschiebung, der ein Eingangssignal (IN) von einer (nicht dargestellten) Logikschaltung auf einer niedrigen Seite auf die hohe Seite der Einrichtung transferiert. Wenn der MOSFET 33 den Eingang mit einem niedrigen Pegel von der Logikschaltung empfängt, bewirkt eine Inverter-Kette 37 in dem hochseitigen Block 34 das Auftreten eines Kurzschlusses zwischen dem Gate und der Source des IGBT 31 und der IGBT 31 wird in einem ausgeschalteten Zustand gelassen. Zu dieser Zeit weist die Source des IGBT 31 ein Potential des Massepegels auf und ein Herauflade- oder Bootstrap-Kondensator CB wird von einer Logikleistungsquelle VCC mit einer Spannung von mehreren Volt durch eine Bootstrap-Diode 32 mit hoher Durchbruchspannung geladen.
Wenn andererseits das Logikeingangssignal IN auf einen hohen Pegel gesetzt ist, wird an das Gate des IGBT 31 ein elektrischer Strom von einer Spiegelschaltung 38 mit hohem Strom, die Bipolarelemente umfaßt, geführt, um die Gate-Spannung zu erhöhen, und der IGBT 31 wird eingeschaltet. Zu dieser Zeit wird das Potential der Source des IGBT ein hoher Pegel, und zwar so hoch wie mehrere Hundert bis mehrere Tausend Volt, und die Bootstrap-Diode 32 wird in Sperrichtung vorgepolt. Der Strom, der an die Bootstrap-Diode 32 fließt, kehrt dann um, um in den Pegelverschiebe-MOSFET 33 durch einen Widerstand 30 zu fließen. Wie sich aus den obigen Ausführungsformen ergibt, wenn die voranstehend erwähnten Elemente mit hoher Durchbruchspannung auf einem Chip integriert sind, um ein Leistungs-IC zu bilden, müssen die Elemente oder die Elementbereiche durch Gräben isoliert werden, so daß sie die anderen Schaltungen nicht in ungünstiger Weise beeinträchtigen.
Fig. 12 ist eine schematische Draufsicht, die ein Beispiel des Aufbaus des voranstehend beschriebenen Leistungs-ICs zeigt. In der Einrichtung, die in dieser Zeichnung gezeigt ist, sind die Bootstrap-Diode 32 mit hoher Durchbruchspannung, der Pegelverschiebe-MOSFET 33 mit hoher Durchbruchspannung und der Schaltungsabschnitt 34 mit hoher Durchbruchspannung auf einem Chip gebildet. Diese Elemente sind durch Gräben 39 voneinander isoliert. Die Diode mit hoher Durchbruchspannung in der ersten oder zweiten Ausführungsform kann als die Bootstrap-Diode 32 verwendet werden, und für den Pegelverschiebe-MOSFET 33 kann der MOSFET mit hoher Durchbruchspannung in der dritten Ausführungsform verwendet werden.
Fig. 13 ist ein Graph, der die Änderung der Durchbruchspannung der Diode mit hoher Durchbruchspannung in Abhängigkeit von der Änderung der SOI-Schichtdicke zeigt. In dem Graph sind die Einrichtungen mit verschiedener Dicke TOX des SiO2-Films 2 gezeigt, um ihre Durchbruchspannungen zu vergleichen: FALL 1 und FALL 2 zeigen die Einrichtung mit dem SIPOS-Film und die drei Kurven in dem Graph zeigen die Einrichtung mit keinem SIPOS-Film. Im FALL 1 und FALL 2 werden die Dicken der SIPOS-Filme beide auf 0,8 µm eingestellt. Wie sich aus diesem Graph ergibt, kann die Durchbruchspannung von 600 V mit Verwendung des SIPOS-Films erzielt werden, obwohl die Dicke TOX des SiO2-Films 2 so dünn wie 0,8 µm ist, und wenn der SiO2-Film 2 eine Dicke von 2 µm aufweist, wie im FALL 2 gezeigt, kann die Durchbruchspannung so hoch wie 1300 V erzielt werden.
Es sei darauf hingewiesen, daß die vorliegende Erfindung nicht auf die voranstehend beschriebenen Ausführungsformen beschränkt ist. Beispielsweise sind die Diode und der MOSFET in den Ausführungsformen als das Halbleiterelement mit hoher Durchbruchspannung, das das SOI-Substrat aufweist, beschrieben, aber die vorliegende Erfindung kann auf das andere Halbleiterelement mit hoher Durchbruchspannung wie beispielsweise ein IGBT (IEGT) angewendet werden.
Wie voranstehend beschrieben bildet die vorliegende Erfindung einen Film mit hohem Widerstand an dem Boden der Halbleiterschicht des SOI-Substrats und eine Rückgleit-Schicht auf der Halbleiterschicht des SOI-Substrats, wodurch das Halbleiterelement mit hoher Durchbruchspannung realisiert wird, das die Verschlechterung der Durchbruchspannung oder die Erhöhung des EIN-Widerstands verhindern kann; und die Erhöhung der Einrichtungs-Chipgröße oder die Verschlechterung der Durchbruchspannung verhindern kann.
Ferner bildet die vorliegende Erfindung die p-Typ Anodenschicht der Diode oder die n-Typ Source-Schicht des MOSFETs so aus, daß sie den Verbindungsdraht der n-Typ Kathoden-Elektrode oder der n-Typ Drain-Elektrode nicht überkreuzen, wodurch ein IC mit hoher Durchbruchspannung und hoher Zuverlässigkeit realisiert wird.
Zusätzliche Vorteile und Modifikationen ergeben sich leicht für einen Durchschnittsfachmann in diesem technischen Gebiet. Deshalb ist die Erfindung in ihren breiteren Aspekten nicht auf die spezifischen Einzelheiten und die darstellenden Ausführungsformen beschränkt, die hier gezeigt und beschrieben wurden. Demzufolge können verschiedene Modifikationen durchgeführt werden, ohne von dem Grundgedanken oder dem Umfang des allgemeinen erfinderischen Konzepts abzuweichen, so wie es durch die beigefügten Ansprüche und deren Äquivalente definiert ist.

Claims (13)

1. Halbleitereinrichtung mit hoher Durchbruchspannung, umfassend:
einen isolierenden Film (2);
einen halbisolierenden Film (3) mit hohem Widerstand, der auf dem isolierenden Film gebildet ist;
eine erste Halbleiterschicht (4) eines ersten Leitfähigkeitstyps, der auf dem Film mit hohem Widerstand gebildet ist;
eine zweite Halbleiterschicht (5, 21) eines zweiten Leitfähigkeitstyps, die auf einer Oberfläche der ersten Halbleiterschicht (4) gebildet ist;
eine dritte Halbleiterschicht (6, 23) des ersten Leitfähigkeitstyps, die auf der Oberfläche der ersten Halbleiterschicht (4) so gebildet ist, daß sie von der zweiten Halbleiterschicht (5, 21) getrennt ist und eine Verunreinigungskonzentration aufweist, die höher als diejenige der ersten Halbleiterschicht (4) ist; und
eine Rückgleit-Schicht (7), die in einem Raum zwischen der zweiten Halbleiterschicht (5, 21) und der dritten Halbleiterschicht (6, 23) auf der Oberfläche der ersten Halbleiterschicht (4) gebildet ist und eine Verunreinigungskonzentration aufweist, die niedriger als diejenige der zweiten Halbleiterschicht (5, 21) ist.
2. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 1, dadurch gekennzeichnete daß die Rückgleit-Schicht (7) eine Verunreinigungskonzentrationsneigung aufweist, bei der eine Verunreinigungskonzentration auf einer Seite der zweiten Halbleiterschicht (5, 21) höher als diejenige auf einer Seite der dritten Halbleiterschicht (6, 23) ist.
3. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 1, dadurch gekennzeichnet, daß die Rückgleit-Schicht (7) so ausgebildet ist, daß sie die dritte Halbleiterschicht (6, 23) umgibt.
4. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 3, dadurch gekennzeichnet, daß die Verunreinigungskonzentration der Rückgleit-Schicht (7) so eingestellt ist, daß sie getrennt von der dritten Halbleiterschicht (6, 23) höher in Richtung auf die zweite Halbleiterschicht (5, 21) eingestellt ist.
5. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner einen Verbindungsdraht (10a, 27a) umfaßt, der mit der dritten Halbleiterschicht (6, 23) verbunden ist und sich in einer Richtung auf der ersten Halbleiterschicht (4) erstreckt, wobei die zweite Halbleiterschicht (5, 21) die dritte Halbleiterschicht (6, 23) umgibt, so daß sie eine Öffnung aufweist, und sich der Verbindungsdraht (10a, 27a) durch die Öffnung von der zweiten Halbleiterschicht (5, 21) nach außen erstreckt.
6. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine isolierende Schicht (8, 11) umfaßt, die auf der ersten Halbleiterschicht (4) gebildet ist, wobei die isolierende Schicht (8, 11) unter wenigstens einem Abschnitt des Verbindungsdrahts (7) dicker als unter dem anderen Abschnitt davon gebildet ist.
7. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner umfaßt:
eine vierte Halbleiterschicht (22) des ersten Leitfähigkeitstyps mit einer Verunreinigungskonzentration, die höher als diejenige der ersten Halbleiterschicht (4) ist, die auf der zweiten Halbleiterschicht (21) gebildet ist; und
eine Gate-Elektrode (25), die in einem Raum zwischen der vierten Halbleiterschicht (22) und der ersten Halbleiterschicht (4) über einer Oberfläche der zweiten Halbleiterschicht (21) gebildet ist, wobei ein Gate-Isolationsfilm (24) zwischen der Gate-Elektrode (25) und der zweiten Halbleiterschicht (21) angeordnet ist.
8. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 7, dadurch gekennzeichnet, daß die Rückgleit-Schicht (7) eine Verunreinigungskonzentrationsneigung aufweist, bei der eine Verunreinigungskonzentration auf einer Seite der zweiten Halbleiterschicht (22) höher als diejenige auf einer Seite der dritten Halbleiterschicht (23) ist.
9. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 7, dadurch gekennzeichnet, daß die Rückgleit-Schicht (7) so gebildet ist, daß sie die dritte Halbleiterschicht (23) umgibt.
10. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 9, dadurch gekennzeichnet, daß die Verunreinigungskonzentration der Rückgleit-Schicht (7) so eingestellt ist, daß sie höher wie getrennt von der dritten Halbleiterschicht (23) in Richtung auf die zweite Halbleiterschicht (21) hin ist.
11. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 7, ferner umfassend einen Verbindungsdraht (27a), der mit der dritten Halbleiterschicht (23) verbunden ist und sich in einer Richtung auf der ersten Halbleiterschicht erstreckt, wobei die zweite Halbleiterschicht (21) die dritte Halbleiterschicht (27) so umgibt, daß sie eine Öffnung aufweist, und sich der Verbindungsdraht (27a) durch die Öffnung von der zweiten Halbleiterschicht (21) nach außen erstreckt.
12. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 7, ferner umfassend eine isolierende Schicht (8, 11), die auf der ersten Halbleiterschicht (4) gebildet ist, wobei die isolierende Schicht unter wenigstens einem Abschnitt des Verbindungsdrahts (27a) dicker als unter dem anderen Abschnitt davon gebildet ist.
13. Halbleitereinrichtung mit hoher Durchbruchspannung nach Anspruch 11, ferner umfassend einen Halbleiterelement-Bildungsbereich (29), der durch einen Graben (28) isoliert ist, der in einem Bereich auf der ersten Halbleiterschicht (4) gebildet ist, der ein anderer als die Bereiche ist, in denen die zweite Halbleiterschicht (21) und die dritte Halbleiterschicht (22) gebildet werden, wobei der Halbleiterelement-Bildungsbereich (29) wenigstens ein darin gebildetes Halbleiterelement aufweist, wobei der Verbindungsdraht (27a) mit dem Halbleiterelement in dem Halbleiterelement-Bildungsbereich (29) verbunden ist.
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