CN103928435B - 一种高压集成电路 - Google Patents

一种高压集成电路 Download PDF

Info

Publication number
CN103928435B
CN103928435B CN201410175912.2A CN201410175912A CN103928435B CN 103928435 B CN103928435 B CN 103928435B CN 201410175912 A CN201410175912 A CN 201410175912A CN 103928435 B CN103928435 B CN 103928435B
Authority
CN
China
Prior art keywords
ldmos
voltage
circuit
region
high voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410175912.2A
Other languages
English (en)
Other versions
CN103928435A (zh
Inventor
乔明
张昕
文帅
齐钊
黄军军
薛腾飞
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201410175912.2A priority Critical patent/CN103928435B/zh
Publication of CN103928435A publication Critical patent/CN103928435A/zh
Application granted granted Critical
Publication of CN103928435B publication Critical patent/CN103928435B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及半导体功率器件技术领域，具体的说是涉及一种高压集成互连电路。本发明的高压集成电路，包括通过高压互连线4连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极1、LDMOS漏极2和P型阱区3；所述LDMOS漏极2、P型阱区3、和高压电路区周围设置有高压结终端18；高压互连线4的一端穿过P型阱区3与LDMOS漏极2连接，其另一端与高压电路区连接；其特征在于，所述高压结终端18在P型阱区3处向高压互连线4的两侧内凹。本发明的有益效果为，能有效节省版图面积、简化工艺复杂度，降低器件成本。本发明尤其适用于自屏蔽高压集成互连电路。

Description

一种高压集成电路
技术领域
本发明涉及半导体功率器件技术领域，具体的说是涉及一种高压集成互连电路。
背景技术
功率集成电路已经在通信、电源管理、马达控制等领域取得巨大的发展，并将继续受到更广泛的关注。功率集成电路将高压器件与低压控制电路集成在一起带来一系列的好处的同时，对电路设计也带来严峻的挑战。
随着功率集成电路集成度的增高，以及更高的互连电压要求，具有高电位的高压互连线(High voltage Interconnection，简称HVI)在跨过横向双扩散金属氧化物半导体场效应晶体管LDMOS(Lateral Double-Diffused MOSFET)等高压器件与隔离区的表面局部区域时，会导致电力线局部集中，在器件的表面产生场致电荷，使表面电场急剧增大，严重影响器件的击穿电压。高压互连电路常常使用浮空场板方法来屏蔽高压线对器件耐压的有害影响。然而，在传统的浮空场板结构中，浮空场板的存在会导致器件在同样漂移区长度下的横向击穿耐压的降低，因此器件的尺寸也必须增加，使器件的开态电流能力较无场板的结构会有所下降，器件成本与布局难度也相应增大。T.Fujihira提出一种自屏蔽(Self-shielding)的高压内互连技术，在该结构中，高压互连线为内互连，没有跨过器件漂移区和高压结终端，从根本上避免了高压互连线带来的有害影响。传统自屏蔽高压互连结构如图1所示，以具有N型沟道器件为例，其中1为LDMOS的源极，2为LDMOS的漏极，3为P型阱区，4为高压互连线。图2是沿图1中AA’线的器件截面图，其中1为LDMOS的源极N型重掺杂区，2为LDMOS的漏极，3为P型阱区，4为高压互连线，5是P型衬底，6是N型外延层，7是LDMOS的P型阱区，8是LDMOS的多晶硅栅极，9是高压电路区域PMOS(P-channel MOSFET)的源极，10是高压电路区域PMOS的栅极，11是高压电路区域PMOS的漏极，12是高压电路区域NMOS(N-channelMOSFET)的源极，13是高压电路区域NMOS的栅极，14是高压电路区域NMOS的漏极，15是高压电路区域NMOS的P型阱区，16是高压电路区域的电源电位VB，17是高压电路区域的地电位。HVI没有跨过低的高压结终端电位，其电位最多与高端电路中的最高电位VB相差一个低压逻辑电路的电源电压，使得LDMOS结构能够不受HVI的影响，从而达到最高耐压。当连接到LDMOS栅极的低端电路输出信号使其开启时，漏极电位将低于VB，漏极与VB之间会存在一个寄生的Repi电阻，其阻值大小对LDMOS漏极电位有着密切联系。若其值太小，LDMOS导通时漏极电位有可能高于下级CMOS(Complementary Metal Oxide Semiconductor) 反相器的转折电平，导致电路功能错误，并且导通功耗大。为保证后级电路正常工作，则需在LDMOS漏极与VB之间增加P型阱区，通过其与N型外延层、P型衬底所形成的JFET(Junction FieldEffect Transistor)隔离效应，从而使单位面积的Repi增加；或增大LDMOS的漏极与VB之间的距离，通过使寄生电阻的等效长度增大而使Repi增加。但是以上方法需要引入额外的器件结构，或增大版图面积，提高了工艺复杂度与器件成本。
发明内容
本发明所要解决的，就是针对上述传统采用自屏蔽高压内互连的高压集成电路存在的问题，提出一种高压集成电路。
本发明解决上述技术问题所采用的技术方案是：一种高压集成电路，如图3所示，包括通过高压互连线4连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极1、LDMOS漏极2和P型阱区3；所述LDMOS漏极2、P型阱区3、和高压电路区***设置有高压结终端18；高压互连线4的一端穿过P型阱区3与LDMOS漏极2连接，其另一端与高压电路区连接；其特征在于，所述高压结终端18在P型阱区3处的两侧内凹，使P型阱区3两侧的高压结终端18相互靠近。
传统的自屏蔽高压集成电路中，高压结终端18设置在LDMOS漏极2、P型阱区3、和高压电路区***将LDMOS漏极2、P型阱区3、和高压电路区与器件其他区域相互隔离，但是高压结终端18的引入导致了版图面积增大，本发明的技术方案中，通过在P型阱区3处将高压结终端18设置向高压互连线4的两侧内凹，一方面可以减小版图面积，另一方面使该处的导电路径变窄，使寄生电阻的阻值Repi变大，满足LDMOS的漏极电位不会高于下级反相器的转折电平，从而保证后级电路的正常工作，因此采用本发明的方案可以去掉外延层中的P型阱区3，从而简化生产工艺。
本发明的有益效果为，能有效节省版图面积、简化工艺复杂度，降低器件成本。
附图说明
图1为传统自屏蔽高压互连电路结构示意图；
图2为沿图1中AA`线的器件截面图；
图3为使用本发明的高压集成电路结构示意图；
图4为沿图3中AA`线的器件截面图；
图5为本发明的无P型阱区的高压集成电路结构示意图；
图6为沿图5中AA`线的器件截面图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
本发明提供一种高压集成电路，用于具有自屏蔽的高压互连电路结构中，通过改良高压结终端形状与版图布局，减小LDMOS与高端电路之间外延层的宽度，使该区域外延层内的导电路径变窄，从而增大寄生电阻，保证电路的正常功能。与传统自屏蔽的高压互连结构相比，本发明在保证电路功能正常的前提下，有效节省版图面积、简化工艺复杂度，降低了器件成本。
图1为传统自屏蔽高压互连电路结构，包括LDMOS源极1、LDMOS漏极2、P型阱区3、高压互连线4和高压结终端18。
图2为沿图1中AA’线的器件截面图，包括LDMOS源极1、LDMOS漏极2、P型阱区3、高压互连线4、P型衬底5、N型外延层6、LDMOS源栅区域的P型阱区7、LDMOS的多晶硅栅极8、高压电路区域PMOS的源极9、是高压电路区域PMOS的栅极10、高压电路区域PMOS的漏极11、高压电路区域NMOS的源极12、高压电路区域NMOS的栅极13、高压电路区域NMOS的漏极14、高压电路区域NMOS区域的P型阱区15、高压电路区域的电源电位16、高压电路区域的地电位17。为保证后级电路正常工作，传统结构中在LDMOS漏极2与VB之间增加P型阱区3，通过其与N型外延层6、P型衬底5所形成的JFET隔离效应，从而使单位面积的Repi增加；或增大LDMOS的漏极与VB之间的距离，通过使寄生电阻的等效长度增大而使Repi增加。以上方法需要引入额外的器件结构，或增大版图面积，提高了工艺复杂度与器件成本。
图3为本发明的自屏蔽高压集成电路，包括通过高压互连线4连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极1、LDMOS漏极2和P型阱区3；所述LDMOS漏极2、P型阱区3、和高压电路区***设置有高压结终端18；高压互连线4的一端穿过P型阱区3与LDMOS漏极2连接，其另一端与高压电路区连接；其特征在于，所述高压结终端18在P型阱区3处向高压互连线4的两侧内凹。从图中可见，通过改进高压结终端18在P型阱区3的结构，从而优化电路结构与版图布局，使LDMOS的漏极2与高压电路区域之间的N型外延层6与宽度相比于传统结构明显减少，从而使该处的导电路径变窄，使单位长度的寄生电阻的阻值Repi变大。从而在满足LDMOS的漏极电位不会高于下级反相器的转折电平，保证后级电路的正常工作的情况下，大大缩短了LDMOS的漏极2与高压电路区域之间N型外延层6与P型阱 区3的长度。
图4为沿图3中AA`线的器件截面图，包括LDMOS源极1、LDMOS漏极2、P型阱区3、高压互连线4、P型衬底5、N型外延层6、LDMOS源栅区域的P型阱区7、LDMOS的多晶硅栅极8、高压电路区域PMOS的源极9、是高压电路区域PMOS的栅极10、高压电路区域PMOS的漏极11、高压电路区域NMOS的源极12、高压电路区域NMOS的栅极13、高压电路区域NMOS的漏极14、高压电路区域NMOS区域的P型阱区15、高压电路区域的电源电位16、高压电路区域的地电位17。使用本发明的自屏蔽高压集成电路，与图2相比，LDMOS的漏极2与VB之间的距离明显降低，有效节省了版图面积。
实施例：
如图5所示，本例为采用无P型阱区3的自屏蔽高压集成电路，包括LDMOS源极1、LDMOS漏极2、高压互连线4和高压结终端18。与图3所示的结构相比，本例中没有采用P型阱区3，因为高压结终端18采用的内凹结构，可以使LDMOS的漏极2与高压电路区域之间的N型外延层6的宽度相比于传统结构明显减少，从而使该处的导电路径变窄，使寄生电阻的阻值Repi变大，满足LDMOS的漏极电位不会高于下级反相器的转折电平，从而保证后级电路的正常工作，其原理与图3所示结构相同。
图6为沿图5中AA`线的器件截面图，包括LDMOS源极1、LDMOS漏极2、P型阱区3、高压互连线4、P型衬底5、N型外延层6、LDMOS源栅区域的P型阱区7、LDMOS的多晶硅栅极8、高压电路区域PMOS的源极9、是高压电路区域PMOS的栅极10、高压电路区域PMOS的漏极11、高压电路区域NMOS的源极12、高压电路区域NMOS的栅极13、高压电路区域NMOS的漏极14、高压电路区域NMOS区域的P型阱区15、高压电路区域的电源电位16、高压电路区域的地电位17。本例与传统工艺，LDMOS的漏极2与VB之间的外延层没有额外的P型阱区3来增加寄生电阻值，因此简化了工艺复杂度，降低了器件成本。

Claims (1)

1.一种高压集成电路，包括通过高压互连线(4)连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极(1)、LDMOS漏极(2)和P型阱区(3)；所述LDMOS漏极(2)、P型阱区(3)、和高压电路区***设置有高压结终端(18)；高压互连线(4)的一端穿过P型阱区(3)与LDMOS漏极(2)连接，其另一端与高压电路区连接；其特征在于，所述高压结终端(18)在P型阱区(3)处的两侧内凹，使P型阱区(3)两侧的高压结终端(18)相互靠近。
CN201410175912.2A 2014-04-28 2014-04-28 一种高压集成电路 Active CN103928435B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410175912.2A CN103928435B (zh) 2014-04-28 2014-04-28 一种高压集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410175912.2A CN103928435B (zh) 2014-04-28 2014-04-28 一种高压集成电路

Publications (2)

Publication Number Publication Date
CN103928435A CN103928435A (zh) 2014-07-16
CN103928435B true CN103928435B (zh) 2017-02-15

Family

ID=51146607

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410175912.2A Active CN103928435B (zh) 2014-04-28 2014-04-28 一种高压集成电路

Country Status (1)

Country Link
CN (1) CN103928435B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190055A (zh) * 2019-04-09 2019-08-30 上海华虹宏力半导体制造有限公司 一种栅驱动工艺的高压自屏蔽结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069396A (en) * 1997-03-18 2000-05-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
CN1835237A (zh) * 2005-03-08 2006-09-20 美国芯源***股份有限公司 屏蔽式高压集成电路
CN102945838A (zh) * 2012-11-05 2013-02-27 电子科技大学 一种高压互连结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069396A (en) * 1997-03-18 2000-05-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
CN1835237A (zh) * 2005-03-08 2006-09-20 美国芯源***股份有限公司 屏蔽式高压集成电路
CN102945838A (zh) * 2012-11-05 2013-02-27 电子科技大学 一种高压互连结构

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
m 800V BCD technology platform for Offline Applications.《Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs》.2012, *
M. Venturato等.A novel 0.35&micro *
Self-shielding: New High-Voltage Inter-Connection Technique for HVICs;Tatsuhiko Fujihira等;《Power Semiconductor Devices and ICs, 1996. ISPSD "96 Proceedings., 8th International Symposium on》;19961231;第232页左栏倒数第1段-右栏倒数第1段、图2(b),3(a) *

Also Published As

Publication number Publication date
CN103928435A (zh) 2014-07-16

Similar Documents

Publication Publication Date Title
US9257979B2 (en) Embedded JFETs for high voltage applications
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
KR100932137B1 (ko) 수평형 디모스 소자의 구조 및 그 제조방법
US8063443B2 (en) Hybrid-mode LDMOS
KR20110100021A (ko) 반도체 장치
CN104576737B (zh) 半导体器件
JP2015523723A5 (zh)
CN103378154A (zh) 用于高电压操作的具有隔离体的晶体管及半导体管芯
CN105895533B (zh) 超结结构的制造方法
CN103441131A (zh) 部分耗尽绝缘体上硅器件结构
CN101807603B (zh) Vdmos晶体管测试结构
KR20110140113A (ko) 레벨 시프트 트랜지스터의 차폐
CN105185834B (zh) 复合高压半导体器件
CN103928435B (zh) 一种高压集成电路
CN104201204A (zh) 横向对称dmos管及其制造方法
CN101667597B (zh) 一种垂直双扩散mos晶体管测试结构
CN102386227B (zh) 双向表面电场减弱的漏极隔离dddmos晶体管及方法
US20160329425A1 (en) Semiconductor device
CN110277384B (zh) 防静电金属氧化物半导体场效应管结构
CN103489865B (zh) 一种横向集成soi半导体功率器件
CN102769038B (zh) 一种抗闩锁n型绝缘体上硅横向双扩散场效应晶体管
CN101667598B (zh) 一种垂直双扩散mos晶体管测试结构
JP2017073410A (ja) 半導体装置および半導体装置の製造方法
CN204029815U (zh) 横向对称dmos管
CN104347691B (zh) 半导体装置及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant